البوابات الأساسية المدمجة

تحتوي لغة Verilog على بوابات أولية (gate primitives) مدمجة تتيح لك وصف الدوائر المنطقية باستخدام رموز البوابات الفعلية. يسمى هذا النمذجة الهيكلية (structural modeling) — حيث تقوم ببناء الدوائر عن طريق توصيل البوابات، تماماً مثل رسم مخطط شماتيك (schematic).

البوابات الأولية (Gate primitives) هي كلمات محجوزة مسبقاً تقوم بنمذجة بوابات المنطق الأساسية. بدلاً من كتابة تعبير مثل assign out = a & b، تقوم بإنشاء مثيل للبوابة:

and(out, a, b);   // بوابة AND مع المخرج out، والمدخلات a و b

الصيغة العامة

gate_type (output, input1, input2, ...);

• الوسيط الأول هو دائماً الـ output
• الوسائط التالية هي المدخلات (1 أو أكثر، حسب البوابة)

بدائيات البوابات المتاحة

كيفية عمل البوابات الأولية (Gate Primitives)

عندما تكتب and(out, a, b)، تقوم Verilog بإنشاء بوابة AND تقوم بتوجيه القيمة باستمرار إلى out بنتيجة a & b. كلما تغيرت a أو b، يتم تحديث out فوراً — تماماً مثل البوابة الحقيقية.

البوابات الأولية (Gate Primitives) مقابل التعيين المستمر (Continuous Assignment)

تنتج كلتا الطريقتين نفس العتاد (hardware):

// بوابة أولية
and(out, a, b);

// التعيين المستمر (نفس النتيجة)
assign out = a & b;

تعد البوابات الأولية مفيدة عندما تريد وصف دائرة كـ مجموعة من البوابات (الأسلوب الهيكلي). بينما يعد التعيين المستمر أفضل لـ الأسلوب السلوكي (التعبيرات).