العناصر الأساسية المدمجة للبوابات

يحتوي Verilog على بدائيات gate مضمّنة تتيح لك وصف دوائر منطقية باستخدام رموز gate الفعلية. يُسمّى هذا structural modeling. تبني الدوائر من خلال توصيل gates، تمامًا كما عند رسم مخطط تخطيطي.

إن بدائيات Gate هي كلمات مفتاحية محددة مسبقًا لنمذجة بوابات المنطق الأساسية. بدلًا من كتابة تعبير مثل assign out = a & b، تنشئ مثيلًا لبوابة:

and(out, a, b);   // بوابة AND مع الخرج out والمدخلات a و b

الصياغة العامة

gate_type (output, input1, input2, ...);

• الحجة الأولى هي دائمًا output
• الحجج التالية هي inputs (واحد أو أكثر، اعتمادًا على البوابة)

بدائيات البوابات المتاحة

كيفية عمل البوابات الأساسية

عندما تكتب and(out, a, b)، ينشئ Verilog بوابة AND تقود out باستمرار باستخدام result الخاص بـ a & b. كلما تغيّرت قيمة a أو b، يتم تحديث out فورًا، تمامًا مثل البوابة الحقيقية.

بدائيات البوابات مقابل Continuous assignment

تنتج كلتا الطريقتين العتاد same:

// بوابة بدائية
and(out, a, b);

// تعيين مستمر (نفس النتيجة)
assign out = a & b;

تكون Gate primitives مفيدة عندما تريد وصف دائرة على أنها مجموعة من gates (نمط structural). ويكون Continuous assignment أفضل لـنمط behavioral (التعبيرات).