Built In Gate Primitives

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 39 من 90.

يحتوي Verilog على بدائيات gate مضمّنة تتيح لك وصف دوائر منطقية باستخدام رموز gate الفعلية. يُسمّى هذا structural modeling. تبني الدوائر من خلال توصيل gates، تمامًا كما عند رسم مخطط تخطيطي.

إن بدائيات Gate هي كلمات مفتاحية محددة مسبقًا لنمذجة بوابات المنطق الأساسية. بدلًا من كتابة تعبير مثل assign out = a & b، تنشئ مثيلًا لبوابة:

and(out, a, b);   // بوابة AND مع الخرج out والمدخلات a و b

الصياغة العامة

gate_type (output, input1, input2, ...);

الحجة الأولى هي دائمًا output
الحجج التالية هي inputs (واحد أو أكثر، اعتمادًا على البوابة)

بدائيات البوابات المتاحة

نوع البوابة	الكلمة المفتاحية	عدد المدخلات
AND	`and`	2 أو أكثر
OR	`or`	2 أو أكثر
NOT	`not`	1
NAND	`nand`	2 أو أكثر
NOR	`nor`	2 أو أكثر
XOR	`xor`	2 أو أكثر
XNOR	`xnor`	2 أو أكثر

كيفية عمل البوابات الأساسية

عندما تكتب and(out, a, b)، ينشئ Verilog بوابة AND تقود out باستمرار باستخدام result الخاص بـ a & b. كلما تغيّرت قيمة a أو b، يتم تحديث out فورًا، تمامًا مثل البوابة الحقيقية.

بدائيات البوابات مقابل Continuous assignment

تنتج كلتا الطريقتين العتاد same:

// بوابة بدائية
and(out, a, b);

// تعيين مستمر (نفس النتيجة)
assign out = a & b;

تكون Gate primitives مفيدة عندما تريد وصف دائرة على أنها مجموعة من gates (نمط structural). ويكون Continuous assignment أفضل لـنمط behavioral (التعبيرات).

التحدي

ما يجب فعله:

أضف gate primitive الصحيحة لجعل هذه الدائرة تعمل. يجب أن يُخرج module قيمة AND للمدخلين a وb. منفذ output اسمه c بالفعل.

جرّب بنفسك

module gate_challenge (
  input a,
  input b,
  output c
);
  
  // TODO: أضف البوابة البدائية الصحيحة
  // يجب أن يكون الخرج c هو a AND b

endmodule

اختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

1مقدمة

ما هي Verilog العتاد مقابل البرمجيات وحدتك الأولى التعليقات مستويات تجريد التصميم

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With OperatorsBuilt In Gate PrimitivesAND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

تدرّب بنفسك: مترجم Verilog عبر الإنترنت