البوابات الأساسية المدمجة

تحتوي Verilog على عناصر البوابات المباشرة (gate primitives) المدمجة التي تتيح لك وصف الدوائر المنطقية باستخدام رموز البوابات الفعلية. يُطلق على هذا اسم النمذجة الهيكلية (structural modeling) — حيث تقوم ببناء الدوائر عن طريق توصيل البوابات، تمامًا مثل رسم مخطط هندسي.

عناصر Gate البدائية هي كلمات مفتاحية معرّفة مسبقًا تقوم بنمذجة بوابات المنطق الأساسية. بدلاً من كتابة تعبير مثل assign out = a & b، تقوم بإنشاء مثيل للبوابة (instantiate):

and(out, a, b);   // بوابة AND مع الخرج out والمدخلات a و b

البناء العام (Syntax)

gate_type (output, input1, input2, ...);

• المعامل الأول هو دائماً output
• المعاملات التالية هي inputs (1 أو أكثر، اعتماداً على gate)

بوابات Primitive المتاحة

كيف تعمل بوابات `gate` الأولية (`primitive`)

عندما تكتب and(out, a, b)، ينشئ Verilog بوابة AND تقوم بشكل مستمر (`continuous`) بتوجيه out مع نتيجة (`result`) a & b. كلما تغيرت a أو b، تتحدث out فورًا — تمامًا مثل بوابة (`gate`) حقيقية.

Gate Primitives مقابل Continuous Assignment

تنتج كلا الطريقتين نفس المكونات المادية (hardware):

// بوابة بدائية
and(out, a, b);

// إسناد مستمر (نفس النتيجة)
assign out = a & b;

تُعد عناصر Gate الأولى (primitives) مفيدة عندما تريد وصف دائرة على أنها مجموعة من الأبواب (gates) (أسلوب structural). بينما يُعد التعيين المستمر Continuous أفضل للأسلوب السلوكي behavioral (التعبيرات).