Menu

Tech

ابدأ التعلم

العربية

التعليقات

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 4 من 90.

Comments هي ملاحظات في code الخاص بك يتجاهلها computer. وهي تساعد في شرح ما يفعله code الخاص بك.

نوعان من Comments:

1. single-line comment

// هذا تعليق بسطر واحد
assign c = a & b;  // يمكن أن تأتي التعليقات بعد الكود أيضًا

كل شيء after // يتم ignored بواسطة computer.

2. تعليق متعدد الأسطر comment

/* هذا تعليق متعدد الأسطر
   يمكن أن يمتد على عدة أسطر
   مفيد للشروحات الأطول */
assign c = a & b;

كل ما بين /* و*/ يتم تجاهله.

لماذا نستخدم Comments؟

اشرح ما يفعله module الخاص بك
صِف الغرض من كل input وoutput
اجعل فهم الكود أسهل
اترك ملاحظات لنفسك أو للآخرين

التحدي

في هذا التحدي، تحتاج إلى إضافة comments إلى module موجود.

ما يجب فعله:

أضف تعليقًا في سطر single-line في الأعلى يشرح ما يفعله module
// This is a module called 'test'
أضف تعليقًا multi-line في نهاية الشيفرة يشرح ما يفعله counter
/*
* It has a clock input, a reset input,
* and a 4-bit output called count.
* The initial block prints a message
* to show that comments are ignored.
*/

جرّب بنفسك


module test(
  input clk,
  input reset,
  output reg [3:0] count
);

  initial $display("Comments are ignored by the computer");
  
endmodule

اختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

1مقدمة

ما هي Verilog العتاد مقابل البرمجيات وحدتك الأولىالتعليقاتمستويات تجريد التصميم

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

تدرّب بنفسك: مترجم Verilog عبر الإنترنت