التعيين المستمر

في العتاد، connection هو سلك مادي يربط بين نقطتين في دائرة. بمجرد وضع السلك في مكانه، تصبح connection دائمة ونشطة always. إذا تغيّر أحد الطرفين، يتغيّر الطرف الآخر فورًا.

في Verilog، نحتاج إلى طريقة لنمذجة هذا السلوك. نريد تمرير قيمة إلى wire وإبقاؤها متصلة إلى الأبد. تُسمّى عملية القيام بذلك continuous assignment.

Continuous assignment يستخدم الكلمة المفتاحية assign لإنشاء اتصال دائم بين wire و expression. يأخذ wire قيمة expression continuously، تمامًا مثل wire فعلي.

فكّر في الأمر على أنه لحام سلك بدلاً من كتابة قيمة مرة واحدة.

البنية

assign wire_name = expression;

مثال بسيط

wire out;
assign out = a & b;

هذا يعني: out هو always مساويًا لـ a AND b. كلما تغيّرت a أو b، تتغيّر out فورًا.

كيفية عمله

على خلاف reg الذي يخزّن قيمة، يتم تحديث wire مع continuous assignment باستمرار:

module continuous_demo;
  reg a, b;
  wire c;
  
  assign c = a & b;   // c يتبع a AND b في جميع الأوقات
  
  initial begin
    a = 0; b = 0;
    #10 $display("a=%d, b=%d, c=%d", a, b, c);  // c=0
    
    a = 1;
    #10 $display("a=%d, b=%d, c=%d", a, b, c);  // c=0 (1&0=0)
    
    b = 1;
    #10 $display("a=%d, b=%d, c=%d", a, b, c);  // c=1 (1&1=1)
    
    $finish;
  end
endmodule

الناتج:

a=0, b=0, c=0
a=1, b=0, c=0
a=1, b=1, c=1

في كل مرة تتغير فيها a أو b، يتم تحديث c تلقائيًا.

تعيينات متعددة

يمكنك أن يكون لديك تعيينات مستمرة متعددة في وحدة:

module multiple_assign (
  input a, b, c,
  output x, y
);
  assign x = a & b;
  assign y = x | c;   // y يعتمد على x
endmodule

يتم تنفيذ all assignment بالتوازي، continuously.

الاستخدامات الشائعة

تُستخدم continuous assignments من أجل:

• المنطق التوافقي البسيط (AND، OR، XOR)
• توصيل wire معًا
• إنشاء مخازن ثلاثية الحالة
• قيادة output من continuous expressions