إنشاء مثيل للوحدة

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 33 من 90.

إنشاء مثيل لوحدة هو عملية إنشاء نسخة من وحدة داخل وحدة أخرى. وبهذه الطريقة تبني تصميمات أكبر من خلال توصيل مكوّنات أصغر بعضها ببعض.

بمجرد أن تعرّف وحدة، يمكنك استخدامها داخل وحدة أخرى. يُسمّى هذا إنشاء مثيل. ينشئ كل إنشاء مثيل نسخة مستقلة من تلك الوحدة. تخيّل الأمر كاستخدام مخطط لبناء عدة نسخ من المكوّن نفسه.

الصياغة الأساسية

module_name instance_name (connections);

الجزء	المعنى
`module_name`	اسم الوحدة المطلوب إنشاء مثيل منها
`instance_name`	اسم فريد لهذه النسخة
`connections`	الإشارات المتصلة بمنافذ الوحدة

مثال بسيط

الخطوة 1: تعريف وحدة

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

الخطوة 2: أنشئ مثيلًا منه في وحدة أخرى

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

إليك ما يحدث في هذا الكود:

and_gate: اسم الوحدة التي نريد استخدامها (يجب أن تكون موجودة في مكان ما)
gate1: اسم فريد نمنحه لهذه النسخة المحددة
(x, y, z): الإشارات التي نربطها بمنافذ الوحدة (بالترتيب نفسه الذي تظهر به في تعريف الوحدة)

تتصل الإشارة الأولى x بالمنفذ الأول a. وتتصل الإشارة الثانية y بالمنفذ الثاني b. وتتصل الإشارة الثالثة z بالمنفذ الثالث c.

مرّر إشارة واحدة لكل منفذ. يقبل Verilog أيضًا عددًا أقل من الإشارات، وحتى الأقواس الفارغة، لكن كل منفذ لا تُمرَّر إليه إشارة يظل غير متصل، ولا يُوصَل بأي شيء في تصميمك. تمرير إشارات أكثر من عدد منافذ الوحدة خطأ.

نسخ متعددة

يمكنك إنشاء عدة نسخ من الوحدة نفسها:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

لكل مثيل اسم خاص به (gate1، gate2) وتوصيلاته الخاصة. وهي تعمل بشكل مستقل.

ما الذي يحدث أثناء إنشاء مثيل

يُنشأ نسخة من العتاد
لكل مثيل مجموعة إشارات خاصة به
تعمل المثيلات بالتوازي (في الوقت نفسه)

تحدد الإشارات التي تمررها كيفية اتصال المثيلات ببقية تصميمك

قواعد إنشاء المثيلات

القاعدة	السبب
يجب أن يكون اسم المثيل فريدًا	للتمييز بين النسخ
يجب أن يكون اسم الوحدة موجودًا	يجب تعريفه في موضع آخر
مرّر إشارة واحدة لكل منفذ	يُترك المنفذ الذي لا تصله إشارة غير متصل، ويُعدّ تمرير إشارات أكثر من عدد المنافذ خطأً
يجب أن يتطابق ترتيب التوصيلات مع ترتيب المنافذ	تتصل الإشارة الأولى بالمنفذ الأول، وهكذا

التحدي

أكمل الشيفرة بإنشاء نسخة من الوحدة or_gate.

ما عليك فعله:

أنشئ نسخة من or_gate باسم النسخة or1
مرّر الإشارات بالترتيب الصحيح: input_a، input_b، output_y

جرّب بنفسك

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: أنشئ مثيلًا من or_gate باسم or1
  // مرّر الإشارات بالترتيب: input_a, input_b, output_y
  // لا تستخدم صيغة .port(signal)
  

endmodule