استدعاء الوحدات

جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 33 من 90.

إنشاء مثيل للوحدة (Module instantiation) هو عملية إنشاء نسخة من وحدة داخل وحدة أخرى. وهي الطريقة التي تبني بها تصميمات أكبر من خلال ربط المكونات الأصغر معاً.

بمجرد قيامك بتعريف وحدة (module)، يمكنك استخدامها داخل وحدة أخرى. يُسمى هذا بالاستنساخ (instantiation). كل عملية استنساخ تنشئ نسخة منفصلة من تلك الوحدة. فكر في الأمر كاستخدام مخطط لبناء نسخ متعددة من نفس المكون.

الصيغة الأساسية

module_name instance_name (connections);

الجزء	المعنى
`module_name`	اسم الوحدة (module) المراد إنشاؤها
`instance_name`	اسم فريد لهذه النسخة
`connections`	الإشارات المتصلة بمنافذ الوحدة

مثال بسيط

الخطوة 1: تعريف وحدة (module)

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

الخطوة 2: قم بإنشاء مثيل له (Instantiate) في وحدة أخرى

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

إليك ما يحدث في هذا الكود:

and_gate — اسم الوحدة (module) التي نريد استخدامها (يجب أن تكون موجودة في مكان ما)
gate1 — اسم فريد نعطيه لهذا المثيل (instance) المحدد
(x, y, z) — الإشارات التي نربطها بمنافذ (ports) الوحدة (بنفس الترتيب الذي تظهر به في تعريف الوحدة)

تتصل الإشارة الأولى x بالمنفذ الأول a. وتتصل الإشارة الثانية y بالمنفذ الثاني b. وتتصل الإشارة الثالثة z بالمنفذ الثالث c.

يجب عليك تمرير الإشارات إلى الوحدة (module). لا يمكن أن تكون الأقواس فارغة. يجب أن يتطابق عدد الإشارات مع عدد المنافذ (ports).

نسخ متعددة

يمكنك إنشاء نسخ متعددة من نفس الوحدة (module):

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

لكل مثيل اسمه الخاص (gate1، gate2) وارتباطاته الخاصة. وهي تعمل بشكل مستقل.

ماذا يحدث أثناء عملية التجسيد (Instantiation)

يتم إنشاء نسخة من الأجهزة (hardware)
لكل مثيل (instance) مجموعته الخاصة من الإشارات (signals)
تعمل المثيلات بالتوازي (في وقت واحد)

تحدد الإشارات التي تمررها كيفية اتصال المثيلات ببقية تصميمك

قواعد إنشاء النسخ (Instantiation)

القاعدة	السبب
يجب أن يكون اسم النسخة (Instance) فريداً	للتمييز بين النسخ
يجب أن يكون اسم الوحدة (Module) موجوداً	يجب أن يكون قد تم تعريفه في مكان آخر
يجب أن يتطابق عدد التوصيلات مع عدد المنافذ (Ports)	وإلا فلن يعرف Verilog ما الذي يتصل بأي مكان
يجب أن يتطابق ترتيب التوصيل مع ترتيب المنافذ	الإشارة الأولى تتصل بالمنفذ الأول، وهكذا.

التحدي

أكمل الكود عن طريق إنشاء مثيل للوحدة or_gate.

ما يجب القيام به:

قم بإنشاء مثيل لـ or_gate باسم المثيل or1
مرر الإشارات بالترتيب الصحيح: input_a، input_b، output_y

ورقة مرجعية

يؤدي استنساخ الوحدة (Module instantiation) إلى إنشاء نسخة من وحدة داخل وحدة أخرى:

module_name instance_name (connections);

مثال:

module and_gate (input a, input b, output c);
  assign c = a & b;
endmodule

module top (input x, input y, output z);
  and_gate gate1 (x, y, z); // x→a, y→b, z→c
endmodule

القواعد:

يجب أن يكون اسم النسخة (Instance name) فريداً
يجب أن يتطابق عدد التوصيلات مع عدد المنافذ (Ports)
يجب أن يتطابق ترتيب التوصيل مع ترتيب تعريف المنافذ
تعمل النسخ المتعددة بالتوازي، ولكل منها إشاراتها الخاصة

جرّب بنفسك

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: قم بإنشاء مثيل (Instantiate) لـ or_gate بالاسم or1
  // مرر الإشارات بالترتيب: input_a، input_b، output_y
  // لا تستخدم صيغة .port(signal)
  

endmodule