Module Instantiation

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 33 من 90.

إنشاء مثيل للوحدة هو عملية إنشاء نسخة من وحدة داخل وحدة أخرى. وبهذه الطريقة تبني تصميمات أكبر عن طريق توصيل المكوّنات الأصغر معًا.

بمجرد أن تعرّف module، يمكنك استخدامه داخل module آخر. يُسمّى هذا Instantiate. ينشئ كل Instantiate مثيلًا منفصلًا من ذلك module. فكّر في الأمر كما لو كنت تستخدم مخططًا لبناء نسخ متعددة من المكوّن نفسه.

البنية الأساسية

module_name instance_name (connections);

الجزء	المعنى
`module_name`	اسم الوحدة المطلوب إنشاء مثيل لها
`instance_name`	اسم فريد لهذه النسخة
`connections`	الإشارات المتصلة بمنافذ الوحدة

مثال بسيط

الخطوة 1: تعريف module

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

الخطوة 2: إنشاء مثيل له في وحدة أخرى

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

إليك ما يحدث في هذا الكود:

and_gate: اسم الـ module الذي نريد استخدامه (يجب أن يكون موجودًا في مكان ما)
gate1: اسم فريد نمنحه لهذه النسخة المحددة
(x, y, z): الـ signals التي نصلها بمنافذ الـ module (بالترتيب نفسه الذي تظهر به في تعريف الـ module)

تتصل الإشارة الأولى x بالمنفذ الأول a. تتصل الإشارة الثانية y بالمنفذ الثاني b. تتصل الإشارة الثالثة z بالمنفذ الثالث c.

يجب تمرير الإشارات إلى الوحدة النمطية. لا يمكن أن تكون الأقواس فارغة. يجب أن يتطابق عدد الإشارات مع عدد المنافذ.

مثيلات متعددة

يمكنك إنشاء نسخ متعددة من الوحدة نفسها:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

لكل مثيل اسمه الخاص (gate1، gate2) واتصالاته الخاصة. وهي تعمل بشكل مستقل.

ما يحدث أثناء Instantiate

يتم إنشاء نسخة من العتاد
يحتوي كل مثيل على مجموعة signals الخاصة به
تعمل المثيلات بالتوازي (في الوقت نفسه)

تحدد الإشارات التي تمررها كيفية اتصال المثيلات ببقية تصميمك

قواعد إنشاء مثيل

القاعدة	السبب
يجب أن يكون اسم المثيل فريدًا	للتمييز بين النسخ
يجب أن يكون اسم module موجودًا	يجب تعريفه في مكان آخر
يجب أن يتطابق عدد connections مع عدد port	وإلا فلن يعرف Verilog ما الذي يتصل بماذا
يجب أن يتطابق ترتيب connection مع ترتيب port	يتصل أول signal بأول port، وهكذا

التحدي

أكمل الكود بإنشاء مثيل من الوحدة or_gate.

ما يجب فعله:

أنشئ مثيلًا من or_gate باسم المثيل or1
مرّر الإشارات بالترتيب الصحيح: input_a، input_b، output_y

جرّب بنفسك

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: أنشئ مثيلاً لـ or_gate بالاسم or1
  // مرّر الإشارات بالترتيب: input_a, input_b, output_y
  // لا تستخدم صيغة .port(signal)
  

endmodule