إسناد حاجز

يحتوي Verilog على نوعين من الإسنادات الإجرائية: الحاجبة (=) وغير الحاجبة (<=). في هذا الدرس، نركّز على الإسناد الحاجب.

يستخدم Blocking assignment عامل =. ويُسمّى «الحجب» لأنه يمنع تنفيذ التعليمة التالية حتى يكتمل assignment الحالي. يُنفَّذ الكود step by step، بالترتيب.

البنية النحوية:

variable = expression;

متى تستخدم عملية الإسناد Blocking

تُستخدم عملية الإسناد Blocking (=) في المنطق التوافقي: وهي دوائر تتغير مخرجاتها فورًا عند تغير المدخلات، من دون ساعة ومن دون ذاكرة.

أمثلة على المنطق التوافقي:

• بوابات AND / OR / XOR
• دوائر الجمع والطرح

• المُبدِّلات
• فكّاك الشيفرة

مثال على Verilog:

always @(*) begin
  sum = a + b;      // تعيين حاجز
  carry = a & b;    // تعيين حاجز
end

Blocking في كتل always (المنطق التوافقي)

always @(*) begin
  temp = a & b;    // الخطوة 1
  out = temp | c;  // الخطوة 2 (تستخدم temp من الخطوة 1)
end

الترتيب مهم. هذا مناسب للمنطق التوافقي.

Blocking مقابل غير حاجب

مهم: لا تستخدم Blocking مع القلابات