تعريف الحالات

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 79 من 90.

التحدي

متحكم إشارة المرور هو آلة حالات منتهية تتنقل بين حالات مختلفة للإشارة (الأحمر، الأصفر، الأخضر) وفق فواصل زمنية محددة. آلة الحالات المنتهية (FSM) هي دائرة يمكن أن تكون في واحدة من عدد محدود من الحالات. وتنتقل من حالة إلى أخرى بناءً على المدخلات أو التوقيت.

في هذا المشروع، ستبني متحكمًا لإشارة مرور عند تقاطع بسيط. تحتوي إشارة المرور على ثلاثة مخارج:

الإشارة	المخرج	المعنى
الأحمر	`red = 1`	توقف
الأصفر	`yellow = 1`	تحذير
الأخضر	`green = 1`	انطلق

تتبدل الإشارات بهذا الترتيب:

Green → Yellow → Red → Green → …

تسلسل التوقيت

الحالة	المدة	الحالة التالية
الأخضر	30 ثانية	الأصفر
الأصفر	10 ثوانٍ	الأحمر
الأحمر	40 ثانية	الأخضر

في هذا الدرس، ستعرّف حالات متحكم إشارة المرور.

لإشارة المرور ثلاث حالات ممكنة:

الحالة	الإشارة	الرمز
الأخضر	الإشارة الخضراء قيد التشغيل	2'b00
الأصفر	الإشارة الصفراء قيد التشغيل	2'b01
الأحمر	الإشارة الحمراء قيد التشغيل	2'b10

أكمل الوحدة بإضافة الأجزاء الناقصة.

ما يجب فعله:

عرّف ترميز الحالات: 0=الأخضر، 1=الأصفر، 2=الأحمر

صرّح بسجل من 2 بت يُسمى state
صرّح بسجل من 6 بت يُسمى counter (للتوقيت حتى 40 ثانية). لا يُستخدم في هذه الخطوة: ستأتي لاحقًا في هذا المشروع منطقية التوقيت التي تعدّ باستخدامه، في خطوة توقيت الانتقالات
أضف تعيينات المخرجات داخل كتلة always @(*) begin ... end توافقية، مع وجود case (state) داخلها. تم التصريح عن red وyellow وgreen بصيغة output reg، ولا يمكن تعيين reg إلا داخل كتلة من هذا النوع. تعني @(*) أن الكتلة تعمل مجددًا كلما تغيّر أي شيء تقرؤه، وهو هنا state:
- عندما تكون الحالة 0: green = 1، yellow = 0، red = 0
- عندما تكون الحالة 1: green = 0، yellow = 1، red = 0
- عندما تكون الحالة 2: green = 0، yellow = 0، red = 1

جرّب بنفسك

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: المهمة 1 - تعريف سجل الحالة (2 بت)
  
  // TODO: المهمة 2 - تعريف سجل العداد (6 بت)
  

  // TODO: المهمة 3 - تعيينات المخرجات باستخدام case (state)
  // state 0: green=1, yellow=0, red=0
  // state 1: green=0, yellow=1, red=0
  // state 2: green=0, yellow=0, red=1

endmodule