Defining The States

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 79 من 90.

التحدي

إن وحدة التحكم في إشارة المرور هي آلة حالات منتهية تتنقل بين حالات إضاءة مختلفة (الأحمر، الأصفر، الأخضر) وفق فواصل زمنية محددة. إن آلة الحالات المنتهية (FSM) هي دائرة يمكن أن تكون في واحدة من عدد محدود من الحالات. وتنتقل من حالة إلى أخرى استنادًا إلى المدخلات أو التوقيت.

في هذا المشروع، ستبني وحدة تحكم في إشارة مرور لتقاطع بسيط. تحتوي إشارة المرور على ثلاثة مخارج:

الضوء	المخرج	المعنى
الأحمر	`red = 1`	توقف
الأصفر	`yellow = 1`	الحذر
الأخضر	`green = 1`	انطلق

تتتابع الأضواء بهذا الترتيب:

Green → Yellow → Red → Green → …

تسلسل التوقيت

الحالة	المدة	الحالة التالية
Green	30 ثانية	Yellow
Yellow	10 ثوانٍ	Red
Red	40 ثانية	Green

في هذا الدرس، ستعرّف حالات وحدة التحكم في إشارة المرور.

لإشارة المرور ثلاث حالات ممكنة:

الحالة	الضوء	الرمز
Green	الضوء الأخضر قيد التشغيل	2'b00
Yellow	الضوء الأصفر قيد التشغيل	2'b01
Red	الضوء الأحمر قيد التشغيل	2'b10

أكمل الوحدة بإضافة الأجزاء المفقودة.

ما يجب فعله:

حدّد ترميز الحالات: 0=Green، 1=Yellow، 2=Red

Declare سجلًا بحجم 2 بت يُسمّى state
Declare سجلًا بحجم 6 بت يُسمّى counter (للتوقيت حتى 40 ثانية)
أضف تعيينات المخرجات داخل كتلة always توافقية، always @(*) begin ... end، مع وجود case (state) داخلها. تم تعريف red وyellow وgreen على أنها output reg، ولا يمكن تعيين reg إلا داخل كتلة من هذا النوع. تعني @(*) أن الكتلة تُشغَّل مجددًا كلما تغيّر أي شيء تقرؤه، وهو هنا state:
- عندما تكون state هي 0: green = 1، yellow = 0، red = 0
- عندما تكون state هي 1: green = 0، yellow = 1، red = 0
- عندما تكون state هي 2: green = 0، yellow = 0، red = 1

جرّب بنفسك

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: المهمة 1 - تعريف سجل الحالة (2 بت)
  
  // TODO: المهمة 2 - تعريف سجل العداد (6 بت)
  

  // TODO: المهمة 3 - تعيينات المخرجات باستخدام case (state)
  // الحالة 0: green=1, yellow=0, red=0
  // الحالة 1: green=0, yellow=1, red=0
  // الحالة 2: green=0, yellow=0, red=1

endmodule