Writing The Module
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 43 من 90.
التحدي
الدائرة النصفية للجمع هي دائرة تضيف two بتات مفردة وتخبرك بـ:
- sum: النتيجة (0 أو 1)
- carry: ما إذا كان هناك تجاوز (1 عندما يكون كلا المدخلين 1)
مثال
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | لا يوجد تجاوز |
| 0 | 1 | 1 | لا يوجد تجاوز |
| 1 | 0 | 1 | لا يوجد تجاوز |
| 1 | 1 | 0 | تجاوز (carry = 1) |
عند جمع 1 + 1 بالنظام الثنائي، تكون النتيجة 0 مع carry بقيمة 1 (تمامًا مثل 5 + 5 = 0 مع carry بقيمة 1 بالنظام العشري).
قبل أن نضيف المنطق، نحتاج إلى إنشاء حاوية module: الغلاف الفارغ الذي سيحتوي على دائرة half adder الخاصة بنا.
بالنسبة إلى half adder، هذه هي المهام:
- إنشاء module يسمى
half_adder - Add two مدخلين:
aوb - Add two مخرجين:
sumوcarry
جرّب بنفسك
// المهمة 1: أنشئ وحدة باسم half_adder
// المهمة 2: أضف مدخلين: a و b
// المهمة 3: أضف مخرجين: sum و carry
// سيتم إضافة المنطق لاحقاً
جميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The Outputتدرّب بنفسك: مترجم Verilog عبر الإنترنت