Port Mapping By Order

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 35 من 90.

في الدرس السابق، تعلّمتَ عن تعيين المنافذ حسب الاسم، حيث تسمّي كل اتصال بشكل صريح باستخدام .port(signal). سنغطّي الآن الطريقة البديلة: تعيين المنافذ حسب الترتيب.

يربط الإشارات بمنافذ module استنادًا إلى order ظهورها في تعريف module. ما عليك سوى سرد الإشارات بين قوسين، وسيطابقها Verilog واحدة تلو الأخرى.

الصياغة:

module_name instance_name (signal1, signal2, signal3);

يتصل signal1 بالمنفذ الأول، وsignal2 بالمنفذ الثاني، وهكذا.

مثال

تعريف الوحدة:

module or_gate (
  input in1,      // المنفذ الأول
  input in2,      // المنفذ الثاني
  output result   // المنفذ الثالث
);
  assign result = in1 | in2;
endmodule

إنشاء مثيل مع تعيين المنافذ حسب الترتيب:

or_gate or1 (input_a, input_b, output_y);

هذا يوصّل:

الإشارة First input_a → المنفذ الأول in1
الإشارة Second input_b → المنفذ الثاني in2
الإشارة Third output_y → المنفذ الثالث result

الترتيب مهم

عند تعيين المنافذ حسب الترتيب، يكون التسلسل بالغ الأهمية:

// الترتيب الصحيح
or_gate or1 (input_a, input_b, output_y);

// ترتيب خاطئ - الإشارات متصلة بالمنافذ الخاطئة!
or_gate or1 (input_b, input_a, output_y);
or_gate or1 (output_y, input_a, input_b);

إذا خلطت بين الترتيب، فستتصل الوصلات بالمنافذ wrong. قد يكون تصحيح هذا الأمر صعبًا لأن الشيفرة تبدو Correct للوهلة الأولى.

توصيل المنافذ حسب الاسم مقابل حسب الترتيب

الميزة	حسب الاسم	حسب الترتيب
Syntax	`.port(signal)`	`signal1, signal2`
هل الترتيب مهم؟	لا	نعم
هل يشرح نفسه؟	نعم	لا
احتمال حدوث الأخطاء	منخفض	مرتفع
موصى به لـ	معظم التصميمات	الحالات البسيطة فقط

متى تستخدم تعيين المنافذ حسب الترتيب

يكون تعيين المنافذ حسب الترتيب مقبولًا عندما:

تحتوي الوحدة على عدد قليل جدًا من المنافذ (2-3)
يكون ترتيب المنافذ واضحًا ومن غير المرجح أن يتغير
تكتب بنوك اختبار سريعة

بالنسبة إلى معظم التصميمات، يُفضَّل تعيين المنافذ حسب الاسم لأنه أوضح وأقل عرضة للأخطاء.

التحدي

أكمل إنشاء النسخة بسرد الإشارات بالترتيب correct order باستخدام تعيين المنافذ حسب الترتيب.

ما يجب فعله:

منافذ الوحدة (بهذا الترتيب):

input en (تمكين)
input [7:0] d (مدخل البيانات)
output [7:0] q (مخرج البيانات)

الإشارات المطلوب توصيلها:

enable_signal → التوصيل بـ en
data_input → التوصيل بـ d
data_output → التوصيل بـ q

جرّب بنفسك

module register (
  input en,
  input [7:0] d,
  output [7:0] q
);
  assign q = en ? d : q;
endmodule

module top (
  input enable_signal,
  input [7:0] data_input,
  output [7:0] data_output
);
  
  // TODO: أنشئ مثيل register باسم reg1 باستخدام ORDER mapping
  // اسرد الإشارات بالترتيب الصحيح: enable_signal, data_input, data_output
  // لا تستخدم صيغة .port(signal)

endmodule