Recap - Loop Patterns
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 63 من 90.
التحدي
أكمل الأجزاء الناقصة في كل حلقة لإنتاج الناتج المتوقع.
ما يجب فعله:
- استخدم حلقة
forلطباعة الأرقام من 0 إلى 3 - استخدم حلقة
whileلطباعة الأرقام من 0 إلى 2 - استخدم حلقة
repeatلطباعة "Hello" ثلاث مرات
جرّب بنفسك
module loop_patterns;
integer i;
initial begin
$display("For Loop:");
// TODO: أضف حلقة for (i=0 إلى 3)
$display("While Loop:");
i = 0;
// TODO: أضف حلقة while (i=0 إلى 2)
$display("Repeat Loop:");
// TODO: أضف حلقة repeat (اطبع "Hello" 3 مرات)
$finish;
end
endmoduleجميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت