Arithmetic Operators

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 19 من 90.

يوفّر Verilog عوامل حسابية أساسية: + (الجمع)، - (الطرح)، * (الضرب) و/ (القسمة).

مثال على الشيفرة:

module arithmetic_demo;
  reg [3:0] a, b;
  reg [7:0] add, sub, mul, div;
  
  initial begin
    a = 4'd9;
    b = 4'd4;
    
    add = a + b;    // 9 + 4 = 13
    sub = a - b;    // 9 - 4 = 5
    mul = a * b;    // 9 * 4 = 36
    div = a / b;    // 9 / 4 = 2
    
    $display("9 + 4 = %d", add);
    $display("9 - 4 = %d", sub);
    $display("9 * 4 = %d", mul);
    $display("9 / 4 = %d", div);
    $finish;
  end
endmodule

الناتج:

9 + 4 = 13 9 - 4 = 5 9 * 4 = 36 9 / 4 = 2

ملاحظات مهمة

division تنفّذ قسمة integer (من دون كسور)
تأكّد من أن سجل result واسع بما يكفي لنتائج الضرب

التحدي

في هذا التحدي، عليك كتابة التعابير الحسابية الصحيحة باستخدام المعاملات + و- و* و/.

ما يجب فعله:

احسب a + b وخزّن الناتج في add
احسب a - b وخزّن الناتج في sub
احسب a * b وخزّن الناتج في mul
احسب a / b وخزّن الناتج في div

جرّب بنفسك

module arithmetic_challenge;
  reg [3:0] a, b;
  reg [7:0] add, sub, mul, div;
  
  initial begin
    a = 4'd12;
    b = 4'd5;
    
    add = ______;   // a + b
    sub = ______;   // a - b
    mul = ______;   // a * b
    div = ______;   // a / b
    
    $display("12 + 5 = %d", add);
    $display("12 - 5 = %d", sub);
    $display("12 * 5 = %d", mul);
    $display("12 / 5 = %d", div);
    $finish;
  end
endmodule