المصفوفات
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 10 من 90.
تتيح لك المصفوفة تخزين قيم متعددة في متغير واحد. ويمكن الوصول إلى كل عنصر في المصفوفة باستخدام فهرسه.
ملاحظة: المصفوفة ليست نوع بيانات مستقلًا. إنها مجموعة من الأنواع wire أو reg أو integer أو real.
التصريح عن المصفوفات
الصياغة: <data_type> <name> [<size>];
reg [7:0] memory [0:255]; // 256 بايتًا من الذاكرة (كل منها 8 بتات)
reg data [0:7]; // 8 سجلات أحادية البت
wire [3:0] bus [0:3]; // 4 ناقلات، عرض كل منها 4 بتات
integer counters [0:9]; // 10 أعداد صحيحةالعدد بين القوسين [ ] هو حجم المصفوفة، وليس عرض البتات.
الوصول إلى عناصر المصفوفة
reg [7:0] memory [0:3];
memory[0] = 165; // بالنظام العشري 165
memory[1] = 90; // بالنظام العشري 90
memory[2] = memory[0] + memory[1];
$display("%d", memory[2]); // يطبع: 255المصفوفات مفيدة جدًا في بيئات الاختبار لتخزين بيانات الاختبار.
المصفوفات متعددة الأبعاد
يمكنك إنشاء مصفوفات متعددة الأبعاد:
reg [7:0] matrix [0:3][0:3]; // مصفوفة 4x4 من قيم ذات 8 بتات
matrix[0][0] = 255; // 8'hFF = 255 بالنظام العشري
matrix[2][1] = 85; // 8'h55 = 85 بالنظام العشريالمتجه مقابل المصفوفة
| المتجه | المصفوفة | |
|---|---|---|
| ما هو | سلك أو سجل متعدد البتات | مجموعة من قيم متعددة |
| الصياغة | [MSB:LSB] | [size] |
| مثال | reg [7:0] data; | reg [7:0] mem [0:255]; |
| الوصول | data[3] (البت 3) | mem[3] (العنصر 3) |
المتجه هو قيمة واحدة تتكوّن من عدة بتات.
المصفوفة هي عدة قيم، لكل منها بتاتها الخاصة.
ملاحظات مهمة
- مصفوفة
regقابلة للتوليف: تنشئ أدوات التوليف ذواكر مثل RAM وملفات المسجلات من مصفوفات مثلreg [7:0] mem [0:255]; - تُستخدم المصفوفات أيضًا في مقاعد الاختبار لتخزين بيانات الاختبار
التحدي
أكمل الشيفرة أدناه لإنشاء مصفوفة تخزّن 4 قيم اختبار.
ما المطلوب:
- صرّح عن مصفوفة اسمها
test_data- استخدم نوع البيانات
reg(لأنه يخزّن القيم في منصة الاختبار) - يجب أن يكون عرض كل عنصر 8 بتات (
[7:0]) - يجب أن تحتوي المصفوفة على 4 عناصر (
[0:3])
- استخدم نوع البيانات
جرّب بنفسك
module arrays;
// عرّف مصفوفة باسم test_data
// يجب أن تحتوي على 4 عناصر، عرض كل منها 8 بتات
// استخدم نوع البيانات reg (لأنه يخزّن القيم في بيئة الاختبار)
integer i;
initial begin
test_data[0] = 170;
test_data[1] = 240;
test_data[2] = 204;
test_data[3] = 15;
for (i = 0; i < 4; i = i + 1) begin
$display("test_data[%0d] = %b", i, test_data[i]);
end
$finish;
end
endmoduleيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت