Recap - Logic Gate Circuit
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 42 من 90.
التحدي
يجمع هذا التحدي كل ما تعلمته في هذا الفصل عن بدائيات gate. ستبني دائرة باستخدام بوابات متعددة.
ما يجب فعله:
ابنِ دائرة تحتوي على:
- المدخلات:
a،b،c - المخرجات:
out1،out2،out3
المنطق:
out1=a AND bout2=b OR cout3=a XOR c
استخدم بدائيات gate (and، or، xor) لإنشاء هذه المخرجات.
جرّب بنفسك
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: أضف بوابة AND لـ out1 (a & b)
// TODO: أضف بوابة OR لـ out2 (b | c)
// TODO: أضف بوابة XOR لـ out3 (a ^ c)
endmoduleجميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The Outputتدرّب بنفسك: مترجم Verilog عبر الإنترنت