منصة الاختبار
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 90 من 90.
التحدي
يوفّر testbench مدخلات لتصميمك وينشئ ملفًا للموجة. ولا يحتوي على أي منافذ خاصة به.
مهمتك
أنشئ testbench الذي:
- يُصرّح عن
regلكل منclkوstartوdata_in(بعرض 8 بتات) - يُصرّح عن
wireلـtxوعنwire [3:0]لـcnt - ينشئ نسخة من الوحدة
uart_tx، مع توصيل جميع المنافذ:.clkو.startو.data_inو.txو.cnt - يولّد إشارة ساعة (تتبدّل كل 5 وحدات زمنية)
- داخل كتلة
initial:- ينشئ ملف موجة باسم
uart.vcdباستخدام$dumpfileو$dumpvars - يعيّن
clk = 0وstart = 1وdata_in = 8'b01000001عند الزمن 0 - يحرّر
startبعد 10 وحدات زمنية (start = 0) - ثم ينتظر 200 وحدة زمنية أخرى ويستدعي
$finish(بحيث تنتهي المحاكاة عند الزمن 210)
- ينشئ ملف موجة باسم
بعد تشغيل testbench، افتح الموجة للتحقق من إشارة tx.
جرّب بنفسك
module uart_tx (
input clk,
input start,
input [7:0] data_in,
output reg tx,
output reg [3:0] cnt
);
reg [9:0] shift_reg;
initial begin
cnt = 0;
tx = 1;
shift_reg = 0;
end
always @(posedge clk) begin
if (cnt == 0 && start) begin
shift_reg <= {1'b1, data_in, 1'b0};
cnt <= 1;
end
else if (cnt > 0 && cnt < 9) begin
tx <= shift_reg[0];
shift_reg <= shift_reg >> 1;
cnt <= cnt + 1;
end
else if (cnt == 9) begin
tx <= shift_reg[0];
shift_reg <= shift_reg >> 1;
cnt <= 0;
end
end
endmoduleجميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالات
توقيت الانتقالاتكتابة منصة الاختبارالتحقق من المخرجاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت