Menu
CoddyTech
ابدأ التعلم

منصة الاختبار

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 90 من 90.

challenge icon

التحدي

يوفّر منضدة الاختبار مُدخلات لتصميمك وينشئ ملفًا للموجات. وليس لها منافذ خاصة بها.

مهمتك

أنشئ منضدة اختبار تقوم بما يلي:

  1. تُعرّف reg لكل من clk وstart وdata_in (بـ 8 بتات)
  2. تُعرّف wire لـ tx وwire [3:0] لـ cnt
  3. تُنشئ نسخة من الوحدة uart_tx، مع توصيل جميع المنافذ: .clk و.start و.data_in و.tx و.cnt
  4. تُولّد ساعة (تبدّل حالتها كل 5 وحدات زمنية)
  5. داخل كتلة initial:
    • تنشئ ملف موجات باسم uart.vcd باستخدام $dumpfile و$dumpvars
    • تضبط clk = 0 وstart = 1 وdata_in = 8'b01000001 عند الزمن 0
    • تُحرّر start بعد 10 وحدات زمنية (start = 0)
    • ثم تنتظر 200 وحدة زمنية أخرى وتستدعي $finish (فتنتهي المحاكاة عند الزمن 210)

بعد تشغيل منضدة الاختبار، افتح الموجات للتحقق من إشارة tx.

جرّب بنفسك

module uart_tx (
  input clk,
  input start,
  input [7:0] data_in,
  output reg tx,
  output reg [3:0] cnt
);

  reg [9:0] shift_reg;

  initial begin
    cnt = 0;
    tx = 1;
    shift_reg = 0;
  end

  always @(posedge clk) begin
    if (cnt == 0 && start) begin
      shift_reg <= {1'b1, data_in, 1'b0};
      cnt <= 1;
    end
    else if (cnt > 0 && cnt < 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= cnt + 1;
    end
    else if (cnt == 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= 0;
    end
  end

endmodule

جميع دروس الأساسيات

1مقدمة

ما هو Verilogالعتاد مقابل البرمجياتوحدتك الأولىالتعليقاتمستويات تجريد التصميم

4العوامل الجزء 1

العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات

7التعيين والبوابات

التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية

10اتخاذ القرارات

عبارة IfIf - Elseمراجعة - المقارن البسيطعبارة CaseCasex وCasezمراجعة - تصميم ALU

13التوقيت والتأخيرات

ما هي التأخيراتتأخيرات البواباتتأخيرات الإسنادتوجيه Timescaleتوليد الساعةمراجعة - التحكم في التوقيت

16التحديات النهائية

عداد 4 بتتصميم وحدة فك الترميزسجل الإزاحة

2أنواع البيانات

نوع Wireنوع RegInteger وRealالمتجهاتالمصفوفاتالمعاملاتمراجعة - التصريح بالإشارات

5المعاملات - الجزء الثاني

المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات

8مشروع الجامع النصفي

كتابة الوحدةتصميم المنطقدرس مشروعكتابة منصة الاختباردرس مشروع

11الحلقات التكرارية

حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية

14أساسيات Testbench

ما هو Testbenchإنشاء Stimulusالعرض والمراقبةDumpfile وDumpvarsاستخدام مهام النظاممراجعة - Testbench كامل

17UART

عدّاد البتاتآلة الحالاتدرس مشروعتصميم المُرسِلدرس مشروعمنصة الاختباردرس مشروع

3نظام الأعداد

التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد

6الوحدات

هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة

9الكتل الإجرائية

كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial

12مشروع المبدّل

تصميم مبدّل من 2 إلى 1تصميم مبدّل من 4 إلى 1درس مشروعاستخدام عبارة Caseدرس مشروع

15متحكّم إشارات المرور

تعريف الحالاتمنطق آلة الحالاتدرس مشروعتوقيت الانتقالاتدرس مشروعكتابة منصة الاختباردرس مشروعالتحقق من المخرجاتدرس مشروع

تدرّب بنفسك: مترجم Verilog عبر الإنترنت