Menu
CoddyTech

المعاملات المنطقية

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 24 من 90.

تعمل العوامل المنطقية على القيم الكاملة وتُرجع نتيجة واحدة: 1 (صحيح) أو 0 (خطأ). وعلى خلاف العوامل البتية التي تعمل بتًّا بتًّا، تتعامل العوامل المنطقية مع القيمة بأكملها على أنها إما صحيحة (غير صفرية) أو خاطئة (صفرية).

النوعمثالالنتيجة
AND على مستوى البتات4'b1010 & 4'b11004'b1000 (بتات متعددة)
AND منطقي(4'b1010 && 4'b1100)1 (بت واحد)

العوامل المنطقية المتاحة

العاملالمعنىالوصف
&&و المنطقيةصحيح إذا كان كلا المعاملين صحيحًا (غير صفري)
||أو المنطقيةصحيح إذا كان معامل واحد على الأقل صحيحًا
!ليس المنطقيةصحيح إذا كان المعامل خطأ (صفر)

كيفية عملهما

و المنطقية (&&):

(5 && 3)   // 1 (كلاهما غير صفري)
(5 && 0)   // 0 (الثاني يساوي صفرًا)
(0 && 0)   // 0 (كلاهما يساوي صفرًا)

أو المنطقية (||):

(5 || 3)   // 1 (واحد على الأقل غير صفري)
(5 || 0)   // 1 (الأول غير صفري)
(0 || 0)   // 0 (كلاهما صفر)

النفي المنطقي (!):

!5         // 0 (القيمة غير الصفرية تصبح false)
!0         // 1 (الصفر يصبح true)

مثال على الشيفرة

module logical_demo;
  reg [3:0] a, b;
  reg and_res, or_res, not_res;
  
  initial begin
    a = 5;
    b = 0;
    
    and_res = (a && b);   // 5 && 0 = 0
    or_res  = (a || b);   // 5 || 0 = 1
    not_res = !a;         // !5 = 0
    
    $display("5 && 0 = %d", and_res);
    $display("5 || 0 = %d", or_res);
    $display("!5     = %d", not_res);
    $finish;
  end
endmodule

الناتج:

5 && 0 = 0
5 || 0 = 1
!5     = 0

الاستخدام الشائع

تُستخدم المعاملات المنطقية في عبارات if والشروط:

if (a && b)           // تكون القيمة صحيحة إذا كان كلٌّ من a وb غير صفري
  $display("Both true");

if (a || b)           // تكون القيمة صحيحة إذا كان أحدهما على الأقل غير صفري
  $display("At least one true");

if (!reset)           // تكون القيمة صحيحة عندما تكون قيمة reset هي 0
  $display("Reset is inactive");
challenge icon

التحدي

اكتب التعبيرات المنطقية الصحيحة لكل مهمة.

ما المطلوب:

  1. تحقق مما إذا كانت كل من value1 وvalue2 صحيحة، وخزّن النتيجة في and_out
  2. تحقق مما إذا كانت value1 أو value2 صحيحة، وخزّن النتيجة في or_out
  3. تحقق مما إذا كانت value1 غير صحيحة، وخزّن النتيجة في not_out

جرّب بنفسك

module logical_challenge;
  reg [3:0] value1, value2;
  reg and_out, or_out, not_out;
  
  initial begin
    value1 = 4'd12;
    value2 = 4'd5;
    
    and_out = ______;   // value1 && value2
    or_out  = ______;   // value1 || value2
    not_out = ______;   // !value1
    
    $display("%d && %d = %d", value1, value2, and_out);
    $display("%d || %d = %d", value1, value2, or_out);
    $display("!%d     = %d", value1, not_out);
    $finish;
  end
endmodule
quiz iconاختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

تدرّب بنفسك: مترجم Verilog عبر الإنترنت