هيكل الوحدة

جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 30 من 90.

تعتبر الوحدة (module) هي لبنة البناء الأساسية في Verilog. يتم بناء كل تصميم من وحدات تتصل ببعضها البعض لتكوين أنظمة أكبر.

الوحدة (Module) هي مكون مادي يحتوي على:

اسم
مدخلات (إشارات واردة)
مخرجات (إشارات صادرة)
منطق داخلي (ما تفعله الوحدة)

فكر في الوحدة البرمجية (module) كأنها رقاقة ذات دبابيس ودوائر داخلية.

هيكل الوحدة الأساسي

تتبع كل وحدة هذا الهيكل:

module module_name (
  input  signals,
  output signals
);
  
  // التصريحات الداخلية (wires، regs، إلخ.)
  // المنطق (جمل assign، بلوكات always، إلخ.)
  
endmodule

أجزاء الوحدة (Module)

الجزء	الغرض
الكلمة المفتاحية `module`	تبدأ تعريف الوحدة
`module_name`	اسم الوحدة
`( )`	قائمة منافذ الإدخال والإخراج
`input` / `output`	التصريح عن اتجاه المنفذ
جسم الوحدة	المنطق الداخلي والتوصيلات
`endmodule`	تنهي تعريف الوحدة

مثال بسيط للموديول

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

هذه الوحدة:

تسمى and_gate
لها مدخلان (a، b)
لها مخرج واحد (c)
تحتوي على عبارة assign واحدة تحدد المنطق

قواعد هيكلية الوحدة

وحدة واحدة لكل ملف هو ممارسة شائعة
اسم الوحدة يجب أن يصف وظيفتها
المنافذ (Ports) تُدرج بين قوسين بعد الاسم

المدخلات هي دائمًا input (لا يمكن الكتابة بداخلها)
المخرجات هي output (يمكن أن تكون reg أو wire)
<strong>endmodule</strong> يجب أن يغلق الوحدة (module)

التحدي

املأ الأجزاء المفقودة لإكمال هذه الوحدة (module).

ماذا يجب أن تفعل:

أضف اسم الوحدة my_and
أضف input لـ x
أضف input لـ y
أضف output لـ z
أضف المنطق الداخلي باستخدام assign

ورقة مرجعية

تُعد الـ module (الوحدة) هي وحدة البناء الأساسية في Verilog — وهي مكون عتادي له مدخلات، ومخرجات، ومنطق داخلي.

module module_name (
  input  a,
  input  b,
  output c
);
  // المنطق الداخلي
  assign c = a & b;

endmodule

module / endmodule — بداية ونهاية التعريف
input — إشارة داخلة (للقراءة فقط داخل الوحدة)
output — إشارة خارجة (يمكن أن تكون reg أو wire)
assign — يُعرّف المنطق التوافيقي (combinational logic)

جرّب بنفسك

module ______ (   // أضف اسم الوحدة
  ______ x,       // أضف مدخلاً
  ______ y,       // أضف مدخلاً
  ______ z        // أضف مخرجاً
);
  // أضف عبارة التعيين هنا (z = x & y)
  
endmodule