هيكل الوحدة

الوحدة هي اللبنة الأساسية في Verilog. يتكوّن كل تصميم من وحدات تتصل معًا لتشكيل أنظمة أكبر.

الوحدة هي مكوّن عتادي يتضمن:

• اسمًا
• مدخلات (إشارات واردة)
• مخرجات (إشارات صادرة)
• منطق داخلي (ما تفعله الوحدة)

تخيّل الوحدة على أنها شريحة لها دبابيس ودوائر داخلية.

البنية الأساسية للوحدة

تتبع كل وحدة هذه البنية:

module module_name (
  input  signals,
  output signals
);
  
  // التصريحات الداخلية (wires، regs، إلخ)
  // المنطق (عبارات assign، وكتل always، إلخ)
  
endmodule

أجزاء الوحدة

مثال على وحدة بسيطة

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

هذه الوحدة:

• اسمها and_gate
• لها مدخلان (a، b)
• لها مخرج واحد (c)
• تتضمن تعليمة assign واحدة لتعريف المنطق

قواعد بنية الوحدة

1. من الممارسات الشائعة تخصيص وحدة واحدة لكل ملف
2. ينبغي أن يصف اسم الوحدة وظيفتها
3. تُدرج المنافذ بين قوسين بعد الاسم

1. المدخلات تكون دائمًا input (لا يمكن الكتابة داخلها)
2. المخرجات هي output (يمكن أن تكون reg أو wire)
3. يجب أن تُغلق الوحدة باستخدام endmodule