Module Structure

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 30 من 90.

الوحدة هي لبنة البناء الأساسية في Verilog. يُبنى كل تصميم من وحدات تتصل معًا لتشكيل أنظمة أكبر.

الوحدة هي مكوّنًا عتاديًا يتضمّن:

اسمًا
مدخلات (إشارات واردة)
مخرجات (إشارات صادرة)
منطقًا داخليًا (ما تفعله الوحدة)

اعتبر الوحدة شريحة ذات دبابيس ودوائر داخلية.

البنية الأساسية للوحدة

تتبع كل وحدة هذه البنية:

module module_name (
  input  signals,
  output signals
);
  
  // التصريحات الداخلية (wires, regs, إلخ.)
  // المنطق (جمل assign، كتل always، إلخ.)
  
endmodule

أجزاء الوحدة

endmodule

الجزء	الغرض
الكلمة المفتاحية `module`	تبدأ تعريف الوحدة
`module_name`	اسم الوحدة
`( )`	قائمة منافذ الإدخال والإخراج
`input` / `output`	تعلن عن اتجاه المنفذ
جسم الوحدة	المنطق الداخلي والاتصالات
تنهي تعريف الوحدة

مثال على وحدة بسيطة

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

هذه الوحدة:

اسمها and_gate
لها مدخلان (a وb)
لها مخرج واحد (c)
تحتوي على عبارة assign واحدة تحدد المنطق

قواعد بنية module

وحدة واحدة لكل ملف ممارسة شائعة
يجب أن يصف اسم module وظيفته
تُدرج المنافذ بين قوسين بعد الاسم

المدخلات هي دائمًا input (لا يمكن الكتابة إليها)
المخرجات هي output (يمكن أن تكون reg أو wire)
<strong>endmodule</strong> يجب أن يغلق الوحدة

التحدي

أكمل الأجزاء المفقودة لإتمام هذا module.

ما يجب فعله:

Add اسم module my_and
Add input لـ x
Add input لـ y
Add output لـ z
Add المنطق الداخلي باستخدام assign

جرّب بنفسك

module ______ (   // أضف اسم الوحدة
  input x,       // أضف مدخل
  input y,       // أضف مدخل
  output z       // أضف مخرج
);
  // أضف عبارة assign هنا (z = x & y)
  
endmodule