هيكل الوحدة

الوحدة هي لبنة البناء الأساسية في Verilog. يُبنى كل تصميم من وحدات تتصل معًا لتشكيل أنظمة أكبر.

الوحدة هي مكوّنًا عتاديًا يتضمّن:

• اسمًا
• مدخلات (إشارات واردة)
• مخرجات (إشارات صادرة)
• منطقًا داخليًا (ما تفعله الوحدة)

اعتبر الوحدة شريحة ذات دبابيس ودوائر داخلية.

البنية الأساسية للوحدة

تتبع كل وحدة هذه البنية:

module module_name (
  input  signals,
  output signals
);
  
  // التصريحات الداخلية (wires, regs, إلخ.)
  // المنطق (جمل assign، كتل always، إلخ.)
  
endmodule

أجزاء الوحدة

مثال على وحدة بسيطة

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

هذه الوحدة:

• اسمها and_gate
• لها مدخلان (a وb)
• لها مخرج واحد (c)
• تحتوي على عبارة assign واحدة تحدد المنطق

قواعد بنية module

1. وحدة واحدة لكل ملف ممارسة شائعة
2. يجب أن يصف اسم module وظيفته
3. تُدرج المنافذ بين قوسين بعد الاسم

1. المدخلات هي دائمًا input (لا يمكن الكتابة إليها)
2. المخرجات هي output (يمكن أن تكون reg أو wire)
3. <strong>endmodule</strong> يجب أن يغلق الوحدة