أول Module لك

وحدة (module) هي وحدة البناء الأساسية في Verilog. كل قطعة من كود Verilog تكون داخل module.

فكّر في الموديول كـ مكوّن يحتوي على:

• `inputs` (الإشارات القادمة للداخل)
• `outputs` (الإشارات الخارجة)
• `Behavior` (ما الذي يقوم به)

بناء جملة Module

module module_name ( inputs, outputs );

  // كل شيء داخل هنا

endmodule

تبدأ كل وحدة بـ module وتنتهي بـ endmodule.

المدخلات والمخرجات (Inputs and Outputs)

module and_gate(
  input a,     // a يدخل إلى الوحدة
  input b,     // b يدخل إلى الوحدة
  output c     // c يخرج من الوحدة
);

  // السلوك يذهب هنا

endmodule

• input = تدخل الإشارة إلى الوحدة (module)
• output = تخرج الإشارة من الوحدة (module)

إضافة السلوك (Behavior)

الآن نجعل الـ module يقوم بعمل ما:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c يكون 1 فقط عندما يكون a AND b هما 1

endmodule

• يقوم assign بتوصيل الجانب الأيمن بالجانب الأيسر بشكل مستمر
• تعني & العملية المنطقية AND في Verilog