ما هي Verilog

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 1 من 90.

إن لغة Verilog هي لغة لوصف العتاد (HDL) تُستخدم لنمذجة الدوائر الإلكترونية الرقمية وتصميمها ومحاكاتها، بدءًا من البوابات المنطقية البسيطة وصولًا إلى المعالجات المعقدة.

على عكس لغات البرمجيات التي تعمل بالتسلسل على وحدة معالجة مركزية، تصف Verilog أجهزةً تعمل بالتوازي. وهي المعيار المتّبع في هذا المجال لتصميم FPGA وASIC، وتُستخدم في أدوات مثل ModelSim وVivado وQuartus.

في هذه الدورة، ستتعلّم Verilog من الأساسيات، بدءًا من مخرجات المحاكاة الأساسية، ثم بناء الدوائر التوافقية والتتابعية، وصولًا في النهاية إلى تصميم وحدات حقيقية مثل العدادات، وسجلات الإزاحة، وواجهات UART.

التحدي

سهل

مرحبًا بك في برنامج Verilog الأول لك! الكود مكتوب مسبقًا من أجلك.

ما يجب فعله:

انظر إلى الكود. يستخدم $display لطباعة النص، بشكل مشابه لـ printf في C
انقر على تشغيل الكود لترجمته ومحاكاته
يجب أن ترى Hello World! في الناتج

ملاحظة: يعمل كل برنامج Verilog داخل module. تُنفَّذ كتلة initial مرة واحدة عند بدء المحاكاة، وينهيها $finish.

جرّب بنفسك

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

جميع دروس الأساسيات

1مقدمة

ما هي Verilogالعتاد مقابل البرمجيات وحدتك الأولى التعليقات مستويات تجريد التصميم

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

تدرّب بنفسك: مترجم Verilog عبر الإنترنت