ما هو Verilog
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 1 من 90.
إن لغة Verilog هي لغة لوصف العتاد (HDL) تُستخدم لنمذجة الدوائر الإلكترونية الرقمية وتصميمها ومحاكاتها، بدءًا من البوابات المنطقية البسيطة وصولًا إلى المعالجات المعقدة.
على عكس لغات البرمجيات التي تعمل بالتسلسل على وحدة معالجة مركزية، تصف Verilog أجهزةً تعمل بالتوازي. وهي المعيار المتّبع في هذا المجال لتصميم FPGA وASIC، وتُستخدم في أدوات مثل ModelSim وVivado وQuartus.
في هذه الدورة، ستتعلّم Verilog من الأساسيات، بدءًا من مخرجات المحاكاة الأساسية، ثم بناء الدوائر التوافقية والتتابعية، وصولًا في النهاية إلى تصميم وحدات حقيقية مثل العدادات، وسجلات الإزاحة، وواجهات UART.
التحدي
سهلمرحبًا بك في برنامج Verilog الأول لك! الكود مكتوب مسبقًا من أجلك.
ما يجب فعله:
- انظر إلى الكود. يستخدم
$displayلطباعة النص، بشكل مشابه لـprintfفي C - انقر على تشغيل الكود لترجمته ومحاكاته
- يجب أن ترى
Hello World!في الناتج
ملاحظة: يعمل كل برنامج Verilog داخل module. تُنفَّذ كتلة initial مرة واحدة عند بدء المحاكاة، وينهيها $finish.
جرّب بنفسك
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleجميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالات
توقيت الانتقالاتكتابة منصة الاختبارالتحقق من المخرجاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت