تأخيرات الإسناد
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 69 من 90.
في الدروس السابقة، تناولنا التأخيرات العامة (#10 a = b;) وتأخيرات البوابات (and #5 (out, a, b);). سنتناول الآن تأخيرات الإسناد، وهي التأخيرات التي تحدث داخل كتلة إجرائية (مثل initial أو always) كجزء من عبارة إسناد.
ينتظر تأخير الإسناد مدة محددة، ثم ينفّذ الإسناد. يوضع التأخير بعد الرمز # وقبل الإسناد.
الصياغة:
variable = #delay expression;على عكس التأخير العام #10 a = b; (التأخير ثم الإسناد)، يأخذ تأخير الإسناد a = #10 b; قيمة b في تلك اللحظة، وينتظر 10 وحدات زمنية، ثم يُسنِدها إلى a.
تأخير الإسناد مقابل التأخير العام
| التأخير العام | تأخير الإسناد | |
|---|---|---|
| الصياغة | #10 a = b; | a = #10 b; |
| متى تُقرأ القيمة؟ | عند وقت الإسناد (بعد التأخير) | فورًا (قبل التأخير) |
| ما القيمة التي يتم إسنادها؟ | قيمة b في تلك اللحظة | قيمة b عند الوقت 0 (أو وقت القراءة) |
| متى يتم إسناد القيمة؟ | بعد التأخير | بعد التأخير |
مثال: الفرق
initial begin
b = 1;
#5 b = 0;
// تأخير عام
#10 a1 = b; // ينتظر 10، ثم يقرأ b (b=0) → a1=0
// تأخير الإسناد
a2 = #10 b; // يقرأ b الآن (b=0)، وينتظر 10، ثم يُسنِد القيمة → a2=0
endكلاهما يعطي النتيجة نفسها هنا. يظهر الاختلاف عندما تتغير b أثناء التأخير.
مثال على الفرق الرئيسي
To show b changing during the delay, we need two separate initial blocks that run in parallel:
initial begin
b = 1;
a1 = #10 b; // يقرأ b=1 عند الزمن 0، ويسند a1=1 عند الزمن 10
end
initial begin
#5 b = 0; // يغيّر b إلى 0 عند الزمن 5 (أثناء التأخير)
end- عند الزمن 0: تقرأ
a1القيمةb = 1 - عند الزمن 5: تتغير
bإلى0(بينما لا تزالa1في انتظار) - عند الزمن 10: تُسند القيمة
1إلىa1(القيمة التي قُرئت عند الزمن 0)، وليس0
مع تأخير عام #10 a2 = b; في كتلة منفصلة، ستُقرأ b عند الزمن 10 (القيمة 0).
قواعد مهمة
| القاعدة | التوضيح |
|---|---|
تأتي = قبل # | a = #10 b; وليس a #10 = b; |
| تُقرأ القيمة فورًا | يُقيَّم الجانب الأيمن على الفور |
| يحدث الإسناد بعد التأخير | يحصل الجانب الأيسر على القيمة لاحقًا |
| للكتل الإجرائية فقط | تُستخدم في initial أو always |
التحدي
ما المطلوب:
أضِف تأخير الإسناد المفقود بحيث تحصل a على قيمة b بعد 15 وحدة زمنية، مع قراءة b فورًا.
جرّب بنفسك
module assignment_challenge;
reg a, b;
// كتلة منفصلة لتغيير b أثناء التأخير
initial begin
b = 1;
// TODO: أضف تأخير الإسناد
// يجب أن تحصل a على قيمة b بعد 15 وحدة زمنية
// اقرأ b الآن، ثم أسند القيمة بعد التأخير
end
initial begin
#5 b = 0; // يغيّر b أثناء التأخير
#20 $display("Time %0t: a = %b", $time, a);
$finish;
end
endmoduleيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية13التوقيت والتأخيرات
ما هي التأخيراتتأخيرات البواباتتأخيرات الإسنادتوجيه Timescaleتوليد الساعةمراجعة - التحكم في التوقيت5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت