قائمة التحسس

جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 48 من 90.

تخبر قائمة الحساسية (sensitivity list) كتلة always متى يتم التنفيذ. وتُكتب داخل أقواس بعد رمز @.

قائمة الحساسية (sensitivity list) هي مجموعة من الإشارات أو الأحداث التي تُحفز كتلة always. عندما تتغير أي إشارة في القائمة، يتم تنفيذ الكتلة.

الصيغة:

always @(sensitivity_list) begin
  // يتم تشغيل الكود عندما تتغير الإشارات في القائمة
end

أنواع قائمة الحساسية (Sensitivity List)

النوع	الصيغة (Syntax)	متى يتم تنفيذ الكتلة (Block)
جميع الإشارات (توافقي - combinational)	`always @(*)`	عندما تتغير أي إشارة بالداخل
إشارات محددة	`always @(a or b)`	عندما تتغير `a` أو `b`
قدح الحافة (تتابعي - sequential)	`always @(posedge clk)`	عند الحافة الصاعدة للساعة (clock)
حواف متعددة	`always @(posedge clk or posedge reset)`	عند حافة الساعة أو حافة إعادة الضبط (reset)

الخيار 1: جميع الإشارات `(*)`

الأكثر أماناً وشيوعاً للمنطق التوافقي (combinational logic).

always @(*) begin
  out = a & b;   // يتم التشغيل عندما يتغير a أو b
end

تقوم الـ * بتضمين جميع الإشارات المقروءة في الكتلة تلقائياً.

الخيار 2: إشارات محددة

always @(a or b) begin
  out = a & b;   // يتم التشغيل عندما يتغير a أو b
end

إذا نسيت إشارة، فستحصل على مزلاج (latch) (ذاكرة غير مقصودة).

الخيار 3: قدح الحافة (posedge)

always @(posedge clk) begin
  q <= d;        // يعمل عند الحافة الصاعدة للساعة
end

استخدم posedge للحافة الصاعدة، و negedge للحافة الهابطة.

الخيار 4: حواف متعددة

always @(posedge clk or posedge reset) begin
  if (reset)
    q <= 0;
  else
    q <= d;
end

يعمل عند حافة الساعة أو حافة إعادة الضبط.

أخطاء شائعة

الخطأ	لماذا هو خاطئ
`always @(a or b or c)` ولكن يستخدم `d`	نقص في `d` ← latch
`always @(posedge clk or reset)`	نقص في `posedge` لـ reset
`always @(clk)`	يجب استخدام `posedge clk` لـ flip-flops

التحدي

ما يجب القيام به:

أضف قائمة الحساسية (sensitivity list) الصحيحة لجعل هذا الـ flip-flop يعمل. يجب أن يتم تنفيذ الكتلة البرمجية عند الحافة الصاعدة لـ clk.

ورقة مرجعية

تأتي قائمة الحساسية (sensitivity list) بعد @ وتحدد متى يتم تنفيذ كتلة always:

always @(sensitivity_list) begin
  // يتم التنفيذ عند تغير الإشارات المدرجة
end

النوع	الصيغة	يتم التفعيل عندما
جميع الإشارات	`always @(*)`	تتغير أي إشارة مقروءة
إشارات محددة	`always @(a or b)`	تتغير `a` أو `b`
الحافة الصاعدة	`always @(posedge clk)`	الحافة الصاعدة لـ `clk`
حواف متعددة	`always @(posedge clk or posedge reset)`	يتم تفعيل أي من الحافتين

استخدم @(*) للمنطق التوافيقي (combinational logic)؛ واستخدم posedge/negedge للمنطق التتابعي (sequential logic):

// توافيقي (Combinational)
always @(*) begin
  out = a & b;
end

// تتابعي (قلاب مع إعادة ضبط غير متزامنة)
always @(posedge clk or posedge reset) begin
  if (reset) q <= 0;
  else       q <= d;
end

أخطاء شائعة: يؤدي فقدان إشارة في قائمة محددة إلى حدوث مزلاج (latch)؛ كتابة always @(clk) بدلاً من always @(posedge clk) للقلابات (flip-flops)؛ إغفال posedge قبل reset في قائمة متعددة الحواف.

جرّب بنفسك

module flipflop (
  input clk,
  input d,
  output reg q
);
  
  always @(______) begin
    q <= d;
  end

endmodule

اختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

1مقدمة

ما هو Verilog Hardware مقابل Software مستويات تجريد التصميم أول Module لك التعليقات

4المعاملات - الجزء الأول

المعاملات الحسابية معامل باقي القسمة (Modulo)معاملات المقارنة ملخص - رياضيات بسيطة معاملات Bitwise

7التعيين والبوابات المنطقية

التعيين المستمر التعيين باستخدام العمليات البوابات الأساسية المدمجة بوابات AND و OR و NOT بوابات XOR و XNOR مراجعة - دارة البوابات المنطقية

10اتخاذ القرار

جملة If جملة If - Else مراجعة - المقارن البسيط جملة Case Casex و Casez مراجعة - تصميم ALU

13التوقيت والتأخيرات

ما هي التأخيرات تأخيرات البوابات تأخيرات التعيين توجيه Timescale توليد الساعة مراجعة - التحكم في التوقيت

16التحديات النهائية

عداد 4 بت تصميم مفكك الشفرة مسجل الإزاحة

2أنواع البيانات

نوع Wire نوع Reg Integer و Real المتجهات المصفوفات Parameters مراجعة - تعريف الإشارات

5المعاملات - الجزء الثاني

المعاملات المنطقية معاملات الاختزال معاملات الإزاحة معامل الدمج المعامل الشرطي مراجعة - تحدي المعاملات

8مشروع الـ Half Adder

كتابة الـ Module تصميم المنطق

كتابة الـ Testbench

11الحلقات التكرارية

حلقة For حلقة While حلقة Repeat حلقة Forever جملة التعطيل مراجعة - أنماط التكرار

14أساسيات الـ Testbench

ما هو الـ Testbench إنشاء المحفزات المهام Display و Monitor المهام Dumpfile و Dumpvars استخدام مهام النظام ملخص - Testbench كامل

17UART

عداد البتات آلة الحالة

تصميم المرسل

Testbench

3أنظمة العد

التمثيل الثنائي الأعداد محددة الحجم الأعداد غير محددة الحجم الأعداد السالبة القيم الخاصة X و Z مراجعة - تنسيقات الأعداد

6الوحدات

هيكل الوحدة منافذ الإدخال والإخراج منافذ Inout استدعاء الوحدات ربط المنافذ بالاسم ربط المنافذ بالترتيب مراجعة - بناء وحدة

9الكتل الإجرائية

كتلة Always كتلة Initialقائمة التحسسالإسناد الحاجب الإسناد غير الحاجب مراجعة - Always مقابل Initial

12مشروع الـ Multiplexer

تصميم Mux 2 إلى 1 تصميم Mux 4 إلى 1

استخدام جملة Case

15متحكم إشارة المرور

تحديد الحالات منطق آلة الحالة

توقيت الانتقالات