Recap - Declare Signals

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 12 من 90.

التحدي

أضف إعلانات الإشارات المفقودة استنادًا إلى ما تعلمته في هذا الفصل.

ما يجب فعله:

Declare 8-bit wire called data
Declare 4-bit reg called counter
Declare an integer called i
Declare a parameter called MAX with value 255

جرّب بنفسك

module data_types;
  // أعلن عن wire بطول 8 بت يسمى data
  
  // أعلن عن reg بطول 4 بت يسمى counter
  
  // أعلن عن integer يسمى i
  
  // أعلن عن parameter يسمى MAX بالقيمة 255
  
endmodule

جميع دروس الأساسيات

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays ParametersRecap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

تدرّب بنفسك: مترجم Verilog عبر الإنترنت