Recap - Simple Comparator
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 54 من 90.
التحدي
مقارن من 2 بت هو دائرة تقارن بين عددين ثنائيين من 2 بت وتحدد ما إذا كان أحدهما أكبر من الآخر أو أصغر منه أو مساويًا له.
ما يجب فعله:
أنشئ مقارنًا من 2 بت باستخدام عبارات if-else.
كيفية عمله:
- عندما تكون
a > b، يجب أن تكون قيمةgreaterهي 1، وأن تكون قيمتاlessوequalهما 0 - عندما تكون
a < b، يجب أن تكون قيمةlessهي 1، وأن تكون قيمتاgreaterوequalهما 0 - عندما تكون
a == b، يجب أن تكون قيمةequalهي 1، وأن تكون قيمتاgreaterوlessهما 0
جرّب بنفسك
module comparator (
input [1:0] a,
input [1:0] b,
output reg greater,
output reg less,
output reg equal
);
always @(*) begin
// TODO: أضف عبارات if-else لمقارنة a و b
// عيّن greater = 1 إذا كان a > b
// عيّن less = 1 إذا كان a < b
// عيّن equal = 1 إذا كان a == b
end
endmoduleجميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت