Writing The Testbench

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 45 من 90.

التحدي

نحتاج الآن إلى اختبار ما إذا كان الجامع النصفي يعمل بشكل صحيح. أضف كود الاختبار داخل كتلة initial.

مهم: قبل إضافة الاختبار، يجب تغيير منافذ module حتى يعمل الاختبار بشكل صحيح.

ما يجب فعله:

الخطوة 1: تغيير تصريحات المنافذ

غيّر input a, b إلى reg a, b (استخدم الفاصلة المنقوطة)
غيّر output sum, carry إلى wire sum, carry (استخدم الفاصلة المنقوطة)
أزل منافذ module بالكامل (يجب ألا تحتوي module على ( ))

الخطوة 2: إضافة كود الاختبار

أضف كتلة initial begin
أضف داخل الكتلة ما يلي:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

أضف $finish; لإنهاء الاختبار
أضف end لإغلاق كتلة initial

جرّب بنفسك

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

جميع دروس الأساسيات

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench درس مشروع

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

تدرّب بنفسك: مترجم Verilog عبر الإنترنت