مراجعة - Always مقابل Initial
جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 51 من 90.
التحدي
Always مقابل Initial
أكمل كلا الـ block لجعل الـ counter يعمل بشكل صحيح.
ما يجب القيام به:
- يجب أن يقوم الـ
initialblock بتهيئةcountإلى 0 عند الوقت 0 - يجب أن يقوم الـ
alwaysblock بـ increment لـcountبمقدار 1 عند كل حافة صاعدة لـ Clock
جرّب بنفسك
module counter;
reg clk;
reg [3:0] count;
// مولد الساعة (مُعطى بالفعل)
always #5 clk = ~clk;
// TODO: أضف كتلة initial لتعيين count = 0
// TODO: أضف كتلة always لزيادة count عند posedge clk
endmoduleجميع دروس الأساسيات
4المعاملات - الجزء الأول
المعاملات الحسابيةمعامل باقي القسمة (Modulo)معاملات المقارنةملخص - رياضيات بسيطةمعاملات Bitwise7التعيين والبوابات المنطقية
التعيين المستمرالتعيين باستخدام العملياتالبوابات الأساسية المدمجةبوابات AND و OR و NOTبوابات XOR و XNORمراجعة - دارة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الدمجالمعامل الشرطيمراجعة - تحدي المعاملات
3أنظمة العد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ Inoutاستدعاء الوحداتربط المنافذ بالاسمربط المنافذ بالترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة التحسسالإسناد الحاجبالإسناد غير الحاجبمراجعة - Always مقابل Initial