مراجعة - Always مقابل Initial
جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 51 من 90.
التحدي
Always مقابل Initial
أكمل كلا الكتلتين لجعل هذا العداد يعمل بشكل صحيح.
ماذا يجب أن تفعل:
- يجب أن تقوم كتلة
initialبتهيئةcountإلى 0 في الوقت 0 - يجب أن تقوم كتلة
alwaysبزيادةcountبمقدار 1 عند كل حافة صاعدة للساعة
جرّب بنفسك
module counter;
reg clk;
reg [3:0] count;
// مولد النبضات (معطى مسبقاً)
always #5 clk = ~clk;
// للمهمة: أضف كتلة initial لتعيين count = 0
// للمهمة: أضف كتلة always لزيادة count عند الحافة الصاعدة للساعة (posedge clk)
endmoduleجميع دروس الأساسيات
4المعاملات - الجزء الأول
المعاملات الحسابيةمعامل باقي القسمة (Modulo)معاملات المقارنةملخص - رياضيات بسيطةمعاملات Bitwise7التعيين والبوابات المنطقية
التعيين المستمرالتعيين باستخدام العملياتالبوابات الأساسية المدمجةبوابات AND و OR و NOTبوابات XOR و XNORمراجعة - دارة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الدمجالمعامل الشرطيمراجعة - تحدي المعاملات
3أنظمة العد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ Inoutاستدعاء الوحداتربط المنافذ بالاسمربط المنافذ بالترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة التحسسالإسناد الحاجبالإسناد غير الحاجبمراجعة - Always مقابل Initial