Recap - Always vs Initial

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 51 من 90.

التحدي

always مقابل initial

أكمل كلا block لجعل هذا counter يعمل بشكل صحيح.

ما يجب فعله:

يجب أن يقوم block initial بتهيئة count إلى 0 عند الزمن 0
يجب أن يقوم block always بزيادة count بمقدار 1 عند كل حافة صاعدة للساعة

جرّب بنفسك

module counter;
  reg clk;
  reg [3:0] count;
  
  // مولد الساعة (معطى بالفعل)
  always #5 clk = ~clk;
  
  // TODO: أضف كتلة initial لتعيين count = 0
  
  // TODO: أضف كتلة always لزيادة count عند posedge clk
  
endmodule