مراجعة - بناء وحدة
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 36 من 90.
التحدي
يجمع هذا التحدي كل ما تعلمته في هذا الفصل. ستنشئ وحدة من الصفر وتُنشئ مثيلًا منها.
ما المطلوب:
الجزء 1: أنشئ وحدة باسم flipflop تتضمن:
- مدخلًا بعرض 1 بت باسم
clk - مدخلًا بعرض 1 بت باسم
d - مدخلًا بعرض 1 بت باسم
reset - مخرجًا بعرض 1 بت باسم
q(استخدم reg، وأسند إليه قيمة في كتلة always)
يجب أن تعمل الوحدة كما يلي:
- عندما تكون قيمة
resetهي 1، تصبح قيمةqهي 0 - وإلا، عند كل حافة للساعة، تصبح قيمة
qمساوية لـd
الجزء 2: أنشئ مثيلًا من الوحدة flipflop داخل الوحدة top باستخدام ربط المنافذ حسب الاسم
اربط المنافذ بالإشارات التالية:
- المنفذ
clk→ الإشارةclock - المنفذ
d→ الإشارةdata - المنفذ
reset→ الإشارةreset_signal - المنفذ
q→ الإشارةout
جرّب بنفسك
// الجزء 1: أنشئ الوحدة flipflop
// TODO: أضف المنافذ
// TODO: أضف كتلة always باستخدام posedge clk وposedge reset
// إذا كانت قيمة reset هي 1، فاجعل q <= 0
// وإلا فاجعل q <= d
// الجزء 2: الوحدة top مع إنشاء مثيل
module top (
input clock,
input data,
input reset_signal,
output out
);
// TODO: أنشئ مثيلًا من flipflop باسم ff1
// استخدم ربط المنافذ بالاسم: .clk(clock), .d(data), .reset(reset_signal), .q(out)
endmoduleجميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت