Menu
CoddyTech

المعامل الشرطي

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 28 من 90.

يختار العامل الشرطي ? : بين قيمتين بناءً على شرط. ويُسمى أيضًا العامل الثلاثي. يقيّم العامل الشرطي شرطًا ويُرجع إحدى قيمتين:

condition ? value_if_true : value_if_false

إذا كان الشرط صحيحًا (1)، تُعاد القيمة الأولى. وإذا كان خاطئًا (0)، تُعاد القيمة الثانية.

لماذا نستخدم العامل الشرطي

إنه طريقة موجزة لكتابة منطق بسيط من نوع if-else في سطر واحد. تشمل الاستخدامات الشائعة ما يلي:

  • الاختيار بين إشارتين
  • إنشاء مُبدِّلات متعددة الإرسال
  • تعيين القيم الافتراضية
  • إسنادات شرطية مضمنة

البنية النحوية والأمثلة

مثال أساسي:

result = (a > b) ? a : b;   // تُسند إلى result القيمة الأكبر بين a و b

اختر بين القيم:

data_out = (enable) ? data_in : 8'b00000000;   // Output data if enabled, else 0

اعكس الإشارة بصورة مشروطة:

out = (invert) ? ~in : in;   // إذا كانت قيمة invert تساوي 1، يكون الخرج معكوسًا؛ وإلا فيبقى دون تغيير

مثال على الكود

module conditional_demo;
  reg [3:0] a, b, max;
  reg enable;
  reg [3:0] data_in, data_out;
  
  initial begin
    a = 4'd7;
    b = 4'd9;
    enable = 1;
    data_in = 4'b1010;
    
    max = (a > b) ? a : b;           // 9
    data_out = (enable) ? data_in : 4'b0000;   // 1010
    
    $display("max = %d", max);
    $display("data_out = %b", data_out);
    $finish;
  end
endmodule

المخرجات:

max = 9
data_out = 1010

المعاملات الشرطية المتداخلة

يمكنك تداخل المعاملات الشرطية لإجراء اختيارات متعددة:

result = (a > b) ? a : (b > c) ? b : c;   // a إذا كان a > b، وإلا فالأكبر بين b وc

استخدم الأقواس لجعل الشروط المتداخلة واضحة.

ملاحظات مهمة

  • يُعامَل الشرط على أنه صحيح عندما يُقيَّم إلى قيمة غير صفرية (معروفة)
  • اجعل عرض البتات لخيارَي القيمة متماثلًا؛ فإذا اختلفا، يوسّع Verilog الخيار الأضيق بصمت
  • يمكن استخدام العامل في الإسنادات المستمرة (assign) والكتل الإجرائية (always وinitial)
challenge icon

التحدي

اكتب التعبيرات الشرطية الصحيحة لكل مهمة.

ما المطلوب:

  1. اجعل max يساوي الأكبر من x وy
  2. اجعل abs يساوي القيمة المطلقة لـ val (إذا كانت سالبة، فاجعلها موجبة)
  3. اجعل output_data يساوي data إذا كانت enable تساوي 1، وإلا اجعله 8'b0

جرّب بنفسك

module conditional_challenge;
  reg [3:0] x, y;
  reg [3:0] max;
  reg signed [3:0] val;
  reg [3:0] abs;
  reg enable;
  reg [7:0] data;
  reg [7:0] output_data;
  
  initial begin
    x = 4'd12;
    y = 4'd8;
    val = -4'sd5;
    enable = 1;
    data = 8'b10101010;
    
    max = ______;          // الأكبر بين x و y
    abs = ______;          // القيمة المطلقة لـ val
    output_data = ______;  // data إذا كان enable، وإلا 0
    
    $display("max = %d", max);
    $display("abs = %d", abs);
    $display("output_data = %b", output_data);
    $finish;
  end
endmodule
quiz iconاختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

تدرّب بنفسك: مترجم Verilog عبر الإنترنت