Conditional Operator
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 28 من 90.
يختار المعامل الشرطي ? : بين قيمتين استنادًا إلى condition. ويُسمّى أيضًا المعامل الثلاثي. يقيّم المعامل الشرطي condition ويُرجع إحدى القيمتين:
condition ? value_if_true : value_if_falseإذا كان condition صحيحًا (1)، يتم إرجاع القيمة الأولى. وإذا كان خطأً (0)، يتم إرجاع القيمة الثانية.
لماذا نستخدم العامل الشرطي
إنها طريقة مختصرة لكتابة منطق if-else البسيط في سطر واحد. تشمل الاستخدامات الشائعة ما يلي:
- الاختيار بين إشارتين
- إنشاء المبدلات متعددة الإرسال
- تعيين القيم الافتراضية
- التعيينات الشرطية المضمنة
البنية والأمثلة
مثال أساسي:
result = (a > b) ? a : b; // result يحصل على الأكبر من a و bالاختيار بين القيم:
data_out = (enable) ? data_in : 8'b00000000; // Output data if enabled, else 0اعكس signal conditionally:
out = (invert) ? ~in : in; // إذا كان invert يساوي 1، يكون الخرج معكوسًا؛ وإلا يبقى دون تغييرمثال على التعليمات البرمجية
module conditional_demo;
reg [3:0] a, b, max;
reg enable;
reg [3:0] data_in, data_out;
initial begin
a = 4'd7;
b = 4'd9;
enable = 1;
data_in = 4'b1010;
max = (a > b) ? a : b; // 9
data_out = (enable) ? data_in : 4'b0000; // 1010
$display("max = %d", max);
$display("data_out = %b", data_out);
$finish;
end
endmoduleالناتج:
max = 9
data_out = 1010المعاملات الشرطية المتداخلة
يمكنك تداخل المعاملات الشرطية لإجراء اختيارات متعددة:
result = (a > b) ? a : (b > c) ? b : c; // a إذا كان a > b، وإلا الأكبر بين b و cاستخدم الأقواس لجعل الشروط المتداخلة واضحة.
ملاحظات مهمة
- يجب أن يكون condition بتًا واحدًا (أو تعبيرًا يُقيَّم إلى 0 أو 1)
- حافظ على أن يكون لخَياري value نفس عرض البتات؛ وإذا اختلفا، فإن Verilog يوسّع الخيار الأضيق بصمت
- يمكن استخدام العامل في التعيينات المستمرة (
assign) والكتل الإجرائية (always،initial)
التحدي
اكتب التعبيرات الشرطية الصحيحة لكل مهمة.
ما يجب فعله:
- عيّن
maxإلى القيمة الأكبر منxوy - عيّن
absإلى القيمة المطلقة لـval(إذا كانت سالبة، فاجعلها موجبة) - عيّن
output_dataإلىdataإذا كانت قيمةenableتساوي 1، وإلا إلى8'b0
جرّب بنفسك
module conditional_challenge;
reg [3:0] x, y;
reg [3:0] max;
reg signed [3:0] val;
reg [3:0] abs;
reg enable;
reg [7:0] data;
reg [7:0] output_data;
initial begin
x = 4'd12;
y = 4'd8;
val = -4'sd5;
enable = 1;
data = 8'b10101010;
max = ______; // الأكبر بين x و y
abs = ______; // القيمة المطلقة لـ val
output_data = ______; // data إذا كان enable، وإلا 0
$display("max = %d", max);
$display("abs = %d", abs);
$display("output_data = %b", output_data);
$finish;
end
endmoduleيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت