استخدام مهام النظام

مهام النظام هي أوامر مضمّنة في Verilog تبدأ بعلامة الدولار ($). وهي تنفّذ وظائف مفيدة مثل طباعة الرسائل، وإنهاء المحاكاة، وإنشاء ملفات أشكال الموجات.

لقد تناولنا بالفعل $display و$monitor و$dumpfile و$dumpvars في الدروس السابقة. في هذا الدرس، سنلقي نظرة على مهام نظام إضافية مفيدة في testbench.

مهام النظام الإضافية

$time

يعيد وقت المحاكاة الحالي. مفيد لتتبّع وقت حدوث الأحداث.

$display("Current time is %0t", $time);

$finish

ينهي المحاكاة. استخدمه دائمًا في نهاية testbench الخاص بك.

$finish;

$stop

يوقف simulation مؤقتًا. يمكن استئنافها باستخدام أمر simulator. مفيد لتصحيح الأخطاء.

$stop;

$random

يُنشئ رقمًا عشوائيًا. مفيد لإنشاء مُحفّز اختبار عشوائي.

reg [7:0] rand_value;
rand_value = $random;

مثال باستخدام مهام النظام المتعددة

module system_tasks_demo;
  reg [7:0] data;
  integer i;
  
  initial begin
    $display("Simulation started at time %0t", $time);
    
    for (i = 0; i < 5; i = i + 1) begin
      data = $random;
      $display("Random value %d: %b", i, data);
    end
    
    $stop;
    #10 $display("Resumed at time %0t", $time);
    
    $display("Simulation finished at time %0t", $time);
    $finish;
  end
endmodule