Designing The Logic
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 44 من 90.
التحدي
يعني تصميم المنطق تحديد المعادلات التي تحتاجها الدائرة بناءً على جدول الحقيقة.
جدول الحقيقة:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
الخطوة 2: أوجد النمط الخاص بـ sum
- تكون قيمة sum = 1 عندما تكون a=0,b=1 أو a=1,b=0
- تكون قيمة sum = 1 عندما تكون a وb مختلفتين
- مختلفتان = XOR →
sum = a ^ b
الخطوة 3: أوجد النمط الخاص بـ carry
- تكون قيمة carry = 1 فقط عندما تكون a=1 وb=1
- كلاهما = AND →
carry = a & b
الخطوة 4: اكتب المعادلات
sum = a ^ b
carry = a & b
ما يجب فعله:
مهمتك هي إضافة معادلات المنطق المفقودة داخل module.
1. أضف عبارة assign لـ sum (a XOR b)
2. أضف عبارة assign لـ carry (a AND b)
جرّب بنفسك
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleجميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The Outputتدرّب بنفسك: مترجم Verilog عبر الإنترنت