تصميم المنطق
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 44 من 90.
التحدي
يعني تصميم المنطق تحديد المعادلات التي تحتاجها الدائرة بناءً على جدول الحقيقة.
جدول الحقيقة:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
الخطوة 2: أوجد النمط الخاص بـ sum
- تكون قيمة sum = 1 عندما تكون a=0,b=1 أو a=1,b=0
- تكون قيمة sum = 1 عندما تكون a وb مختلفتين
- مختلفتان = XOR →
sum = a ^ b
الخطوة 3: أوجد النمط الخاص بـ carry
- تكون قيمة carry = 1 فقط عندما تكون a=1 وb=1
- كلاهما = AND →
carry = a & b
الخطوة 4: اكتب المعادلات
sum = a ^ b
carry = a & b
ما يجب فعله:
مهمتك هي إضافة معادلات المنطق المفقودة داخل module.
1. أضف عبارة assign لـ sum (a XOR b)
2. أضف عبارة assign لـ carry (a AND b)
جرّب بنفسك
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleجميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالات
توقيت الانتقالاتكتابة منصة الاختبارالتحقق من المخرجاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت