تصميم المنطق
جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 44 من 90.
التحدي
تصميم المنطق يعني معرفة المعادلات التي يحتاجها إلكترونياً بناءً على جدول الحقيقة.
جدول الحقيقة:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
الخطوة 2: البحث عن النمط لـ sum
- sum = 1 عندما يكون a=0,b=1 أو a=1,b=0
- sum = 1 عندما يكون a و b مختلفين
- مختلفين = XOR ←
sum = a ^ b
الخطوة 3: البحث عن النمط لـ carry
- carry = 1 فقط عندما يكون a=1 و b=1
- كلاهما = AND ←
carry = a & b
الخطوة 4: كتابة المعادلات
sum = a ^ b
carry = a & b
ما يجب فعله:
مهمتك هي إضافة معادلات المنطق المفقودة داخل الـ module.
1. أضف تعليمات assign لـ sum (a XOR b)
2. أضف تعليمات assign لـ carry (a AND b)
جرّب بنفسك
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleجميع دروس الأساسيات
4المعاملات - الجزء الأول
المعاملات الحسابيةمعامل باقي القسمة (Modulo)معاملات المقارنةملخص - رياضيات بسيطةمعاملات Bitwise7التعيين والبوابات المنطقية
التعيين المستمرالتعيين باستخدام العملياتالبوابات الأساسية المدمجةبوابات AND و OR و NOTبوابات XOR و XNORمراجعة - دارة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الدمجالمعامل الشرطيمراجعة - تحدي المعاملات
3أنظمة العد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ Inoutاستدعاء الوحداتربط المنافذ بالاسمربط المنافذ بالترتيبمراجعة - بناء وحدة