State Machine

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 88 من 90.

التحدي

آلة الحالات هي دائرة يمكن أن تكون في واحدة من عدة حالات. بالنسبة إلى UART، لدينا حالات مختلفة لكل bit: idle وstart وdata bits من 0 إلى 7 وstop. يخبرنا عدّاد bit (cnt) بالحالة التي نحن فيها. وبناءً على cnt، نحدد القيمة التي يجب إرسالها على خط tx.

لديك عدّاد bit من الدرس السابق. تحتاج إلى تعديله ليعمل كمرسل UART.

قيم bit المطلوب إرسالها (للحرف 'A')

cnt	قيمة tx
0	1
1	0
2	1
3	0
4	0
5	0
6	0
7	0
8	1
9	0
10	1

ما يجب فعله

أضف input باسم start
أضف output reg باسم tx
في كتلة initial، عيّن tx = 1 (حالة idle عالية)
غيّر منطق العدّاد:
- عندما يكون cnt == 0 وstart == 1، عيّن cnt <= 1 (ابدأ الإرسال)
- عندما تكون قيمة cnt بين 1 و9، زِدها: cnt <= cnt + 1
- عندما يكون cnt == 10، أعد الضبط إلى 0

جرّب بنفسك

module uart_tx (
  input clk,
  output reg [3:0] cnt
);

  initial begin
    cnt = 0;
  end

  always @(posedge clk) begin
      cnt <= cnt + 1;
  end

endmodule