Modulo Operator
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 20 من 90.
عامل حسابي أساسي آخر هو عامل باقي القسمة (%). وهو يعطيك الباقي بعد القسمة.
عندما تقسم عددًا على عدد آخر، يخبرك عامل باقي القسمة بما تبقّى.
| التعبير | النتيجة | الشرح |
|---|---|---|
10 % 3 | 1 | 10 ÷ 3 = 3 والباقي 1 |
15 % 4 | 3 | 15 ÷ 4 = 3 والباقي 3 |
8 % 2 | 0 | 8 ÷ 2 = 4 والباقي 0 |
مثال على الشيفرة
module modulo_demo;
reg [7:0] result;
initial begin
result = 10 % 3;
$display("10 %% 3 = %d", result); // 1
result = 15 % 4;
$display("15 %% 4 = %d", result); // 3
result = 8 % 2;
$display("8 %% 2 = %d", result); // 0
$finish;
end
endmoduleالاستخدامات الشائعة
تحقّق مما إذا كان العدد زوجيًا أم فرديًا:
if (number % 2 == 0)
$display("Even");
else
$display("Odd");تدوير العداد (من 0 إلى 9، ثم العودة إلى 0):
count = (count + 1) % 10;احصل على الرقم الأخير من عدد:
last_digit = value % 10; // 123 % 10 = 3التحدي
احسب البواقي لكل تعبير.
ما يجب فعله:
- احسب
17 % 5وخزّن الناتج فيmod1 - احسب
22 % 7وخزّن الناتج فيmod2 - احسب
14 % 4وخزّن الناتج فيmod3
جرّب بنفسك
module modulo_challenge;
reg [7:0] mod1, mod2, mod3;
initial begin
mod1 = ______; // 17 % 5
mod2 = ______; // 22 % 7
mod3 = ______; // 14 % 4
$display("17 %% 5 = %d", mod1);
$display("22 %% 7 = %d", mod2);
$display("14 %% 4 = %d", mod3);
$finish;
end
endmoduleيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت