Casex وCasez
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 56 من 90.
أحيانًا لا تهتم إلا ببتات محددة في قيمة ما، بينما يمكن تجاهل البتات الأخرى. على سبيل المثال، في مُرمِّز الأولوية، تريد العثور على أول بت 1 بغض النظر عن البتات الأخرى.
سيتطلب منك بيان case عادي سرد كل التركيبات الممكنة للبتات غير المهمة، وهذا مستحيل مع الناقلات العريضة.
casez و casex يحلان هذه المشكلة من خلال السماح لك بتحديد بعض البتات على أنها «لا تهم» باستخدام ? أو z أو x.
Casez مقارنةً بـ Casex و Case العادية
| العبارة | البتات التي لا تهم | الأفضل لـ |
|---|---|---|
case | لا شيء | المطابقة التامة |
casez | z أو ? | مشفّرات الأولوية (موصى بها) |
casex | x أو z أو ? | تجنّبها (تخفي الأخطاء) |
casezيتجاهل البتات التي تكونzأو?(موصى به)casexيتجاهل أيضًا البتاتx، مما قد يخفي أخطاء المحاكاة
استخدم دائمًا casez، وليس casex. إن casex خطير لأنه يتجاهل قيم x (التي غالبًا ما تشير إلى سجلات غير مهيأة أو أخطاء في المحاكاة). ويُعد casez البديل الأكثر أمانًا لأنه لا يتعامل مع x على أنها قيمة لا تهم.
مثال
casez (data)
4'b???1: out = 0; // Bit0 must be 1, others don't matter
4'b??1?: out = 1; // Bit1 must be 1, others don't matter
4'b?1??: out = 2; // Bit2 must be 1, others don't matter
4'b1???: out = 3; // Bit3 must be 1, others don't matter
endcaseتعني ? «لا يهم». يمكن أن يكون هذا البِت 0 أو 1 أو أي قيمة.
التحدي
ما الذي يجب فعله:
أضف عبارة casez المفقودة لجعل وحدة فك الترميز هذه تعمل.
كيف تعمل:
input = 4'b???1→out = 4'b0001input = 4'b??1?→out = 4'b0010input = 4'b?1??→out = 4'b0100input = 4'b1???→out = 4'b1000- القيمة الافتراضية →
out = 4'b0000
جرّب بنفسك
module decoder (
input [3:0] in,
output reg [3:0] out
);
always @(*) begin
// TODO: أضف عبارة casez
// in = 4'b???1 -> out = 4'b0001
// in = 4'b??1? -> out = 4'b0010
// in = 4'b?1?? -> out = 4'b0100
// in = 4'b1??? -> out = 4'b1000
// default -> out = 4'b0000
end
endmodule
اختبر نفسكيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالات
توقيت الانتقالاتكتابة منصة الاختبارالتحقق من المخرجاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت