مراجعة - التحكم في التوقيت
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 72 من 90.
التحدي
يختبر هذا التحدي فهمك لـ delays وgate delays وassignment delays وtimescale وclock generation.
ما يجب فعله:
- Add توجيه
timescaleمع1ns / 1ps - Generate clock يقوم بـ toggles every 5 time units
- Add بوابة AND مع gate delay مقداره 3 time units
- استخدم assignment delay لإسناد
aإلىbafter 2 time units (اقرأaفورًا)
جرّب بنفسك
// TODO: أضف توجيه timescale (1ns / 1ps)
module timing_challenge;
reg clk;
reg a, b;
wire out;
initial begin
clk = 0;
end
// TODO: أنشئ ساعة تتبدل كل 5 وحدات زمنية
// TODO: أضف بوابة AND بتأخير 3 وحدات زمنية (المدخلات a, b، المخرج out)
initial begin
$monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
a = 1;
// TODO: استخدم تأخير التعيين لتعيين a إلى b بعد وحدتين زمنيتين
// اقرأ a الآن، عيّن إلى b بعد وحدتين زمنيتين
#20;
$finish;
end
endmoduleجميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية13التوقيت والتأخيرات
ما هي التأخيراتتأخيرات البواباتتأخيرات الإسنادتوجيه Timescaleتوليد الساعةمراجعة - التحكم في التوقيت5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت