Vectors

المتجه هو wire أو reg متعدد البتات. وبدلًا من بت واحد، تتيح لك المتجهات العمل مع حافلات من data. وهو مجموعة من البتات مجمّعة معًا.

ملاحظة: ‏vector ليس نوع بيانات منفصلًا. إنه ببساطة إصدار متعدد البتات من wire أو reg.

wire single;        // بت واحد
wire [7:0] bus;     // متجه 8 بت (بتات من 7 نزولاً إلى 0)

للتصريح عن vector، تستخدم الصيغة [MSB:LSB] حيث إن MSB هو الـ bit الأكثر أهمية، وLSB هو الأقل أهمية.

wire [3:0] a;       // متجه wire بـ 4 بت
reg [7:0] data;     // متجه reg بـ 8 بت
wire [15:0] addr;   // متجه wire بـ 16 بت

الوصول إلى البتات

عند الوصول إلى بتات فردية أو شرائح من المتجه، تستخدم أرقامًا عشرية لمواضع البتات (الفهارس) وقيمًا ثنائية (0 أو 1) لعمليات الإسناد.

وذلك لأن موضع bit هو موقع (مثل العنوان)، ويُعبَّر عنه طبيعيًا برقم عشري، بينما لا يمكن أن تكون القيمة المخزنة في ذلك bit إلا 0 أو 1: خيارًا binary.

على سبيل المثال، data[0] تعني «رقم bit هو صفر»، و= 1 تعني «اضبطه على الحالة العالية». لا يؤدي إسناد عدد عشري مثل 75 إلى single bit إلى تخزين 75؛ إذ تحتفظ Verilog بصمت بأدنى bit له فقط، لذا اكتب دائمًا 0 أو 1 بشكل صريح.

reg [7:0] data;

data = 170;  
data[0] = 1;             // تعيين LSB إلى 1
data[7] = 0;             // تعيين MSB إلى 0
data[3:1] = 3'b101;      // Set bits 3,2,1 to 101 (binary remains)

ترتيب البتات

ترتيب bits مهم:

wire [3:0] a;     // a[3] هو MSB، a[0] هو LSB
wire [0:3] b;     // b[0] هو MSB، b[3] هو LSB (أقل شيوعاً)

يستخدم معظم المصممين تنسيق [MSB:LSB] مع وجود MSB على اليسار.

تعيين القيم

reg [3:0] a;

a = 10;       
a = 5;         
a = 3;        

شرائح المتجهات

يمكنك الوصول إلى نطاق من bits:

reg [15:0] word;

word[15:8] = 255;        // تعيين البايت العلوي (8'hFF = 255)
word[7:0]  = 0;          // تعيين البايت السفلي (8'h00 = 0)
word[3:1]  = 3'b101;     // Assign a slice