Recap - Number Formats
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 18 من 90.
التحدي
أكمل الكود بكتابة القيم الصحيحة بالتنسيقات المحددة.
ما يجب فعله:
- عيّن
aإلى قيمة ثنائية من 8 بتات للعدد العشري 170 (10101010) - عيّن
bإلى قيمة decimal من 8 بتات للعدد 255 - عيّن
cإلى قيمة hex من 16 بتًا للقيمة FF - عيّن
dإلى قيمة من 4 بتات حيث يكون bit 2 هو X (others تساوي 1) - عيّن
eإلى all bits بالقيمة Z (4 بتات)
جرّب بنفسك
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // ثنائي 8 بت للعدد 170
assign b = ______; // عشري 8 بت للعدد 255
assign c = ______; // سداسي عشري 16 بت لـ FF
assign d = ______; // 4 بت: البت 2 هو X، والباقي 1
assign e = ______; // 4 بت: جميع البتات Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleجميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت