Wire Type

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 6 من 90.

في Verilog، نحتاج إلى التصريح بنوع الإشارة التي نستخدمها. النوع الأكثر شيوعًا هو wire.

يمثل wire اتصالًا فعليًا بين المكونات. إنه يشبه سلكًا حقيقيًا في دائرة كهربائية.

لا يمكن لـ Wires تخزين القيم - فهي تمرر القيم فقط
تُستخدم Wires مع عبارات assign
تُستخدم Wires لتوصيل الوحدات معًا

التصريح عن سلك

wire a;           // سلك أحادي البت
wire b, c;        // أسلاك متعددة في سطر واحد

كيف تعمل الأسلاك

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x يتبع y دائماً
endmodule

‏x متصل بـ y. كلما تغيّر y، يتغيّر x فورًا.

تُستخدم wires عادةً لتوصيل المدخلات والمخرجات:

module and_gate(
  input a,      // 'a' هو wire بشكل افتراضي
  input b,      // 'b' هو wire بشكل افتراضي
  output c      // 'c' هو wire بشكل افتراضي
);
  assign c = a & b;  // c يُقاد بواسطة هذا التعيين
endmodule

في هذا المثال، a وb وc كلها أسلاك.

الأسلاك هي "الغراء" الذي يربط الأجزاء المختلفة من دائرتك معًا!

التحدي

ما يجب فعله:

أضف سلكًا يُسمى temp

جرّب بنفسك

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // أعلن عن wire temp هنا 


endmodule

اختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

تدرّب بنفسك: مترجم Verilog عبر الإنترنت