نوع Wire

في Verilog، نحتاج إلى التصريح عن نوع الإشارة التي نستخدمها. النوع الأكثر شيوعًا هو wire.

يمثل wire اتصالًا فيزيائيًا بين المكونات. إنه يشبه سلكًا حقيقيًا في دائرة كهربائية.

• لا يمكن لـ Wires تخزين القيم - هي فقط تقوم بتمرير القيم عبرها
• تُستخدم Wires مع عبارات assign
• تُستخدم Wires لتوصيل الـ module ببعضها البعض

الإعلان عن Wire

wire a;           // سلك أحادي البت
wire b, c;        // أسلاك متعددة في سطر واحد

كيف تعمل أسلاك الـ Wires

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x يتبع y دائمًا
endmodule

تم توصيل x بـ y. كلما تغير y، يتغير x فوراً.

تُستخدم الـ wires عادةً لتوصيل المدخلات والمخرجات:

module and_gate(
  input a,      // 'a' هو wire بشكل افتراضي
  input b,      // 'b' هو wire بشكل افتراضي
  output c      // 'c' هو wire بشكل افتراضي
);
  assign c = a & b;  // c مدفوع بهذا التعيين
endmodule

في هذا المثال، a و b و c كلها أسيال wire.

الأسلاك (wire) هي "الغراء" الذي يربط أجزاء مختلفة من دائرتك ببعضها البعض!