Menu
Coddy logo textTech
ابدأ التعلم
flag Ar iconالعربيةdown icon

مراجعة - تصميم ALU

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 57 من 90.

challenge icon

التحدي

وحدة ALU (الوحدة الحسابية المنطقية) هي دائرة رقمية تستقبل مدخلين، وتجري عملية عليهما، وتنتج خرجًا واحدًا. وهي تجري عمليات حسابية ومنطقية على مدخلين استنادًا إلى إشارة اختيار. تختار إشارة select عملية واحدة لتنفيذها.

كيفية عملها

selectالعمليةالخرج
2'b00الجمعa + b
2'b01الطرحa - b
2'b10AND على مستوى البتاتa & b
2'b11OR على مستوى البتاتa | b

أنشئ وحدة ALU بسيطة باستخدام عبارة case.

ما يجب فعله:

  1. أنشئ وحدة باسم alu
  2. أضف المدخلات: a (4 بت)، b (4 بت)، select (2 بت)
  3. أضف الخرج: result (4 بت، من النوع reg)
  4. أضف كتلة always @(*)
  5. أضف بداخلها عبارة case (select)
  6. أضف أربع حالات للقيم 2'b00 و2'b01 و2'b10 و2'b11
  7. أضف حالة default لتعيين result = 0
  8. اختم باستخدام endcase وendmodule

جرّب بنفسك

// TODO: أنشئ module alu 

  // TODO: أضف المدخلات (a, b, select)
  
  // TODO: أضف المخرج (result)

  // TODO: أضف كتلة always @(*)
  
  // TODO: أضف case (select)
  
  // TODO: أضف case 2'b00: result = a + b;
  
  // TODO: أضف case 2'b01: result = a - b;
  
  // TODO: أضف case 2'b10: result = a & b;
  
  // TODO: أضف case 2'b11: result = a | b;
  
  // TODO: أضف default: result = 0;
  
  // TODO: أضف endcase

// TODO: أضف endmodule

جميع دروس الأساسيات

1مقدمة

ما هو Verilogالعتاد مقابل البرمجياتوحدتك الأولىالتعليقاتمستويات تجريد التصميم

4العوامل الجزء 1

العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات

7التعيين والبوابات

التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية

10اتخاذ القرارات

عبارة IfIf - Elseمراجعة - المقارن البسيطعبارة CaseCasex وCasezمراجعة - تصميم ALU

13التوقيت والتأخيرات

ما هي التأخيراتتأخيرات البواباتتأخيرات الإسنادتوجيه Timescaleتوليد الساعةمراجعة - التحكم في التوقيت

16التحديات النهائية

عداد 4 بتتصميم وحدة فك الترميزسجل الإزاحة

2أنواع البيانات

نوع Wireنوع RegInteger وRealالمتجهاتالمصفوفاتالمعاملاتمراجعة - التصريح بالإشارات

5المعاملات - الجزء الثاني

المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات

8مشروع الجامع النصفي

كتابة الوحدةتصميم المنطقدرس مشروعكتابة منصة الاختباردرس مشروع

11الحلقات التكرارية

حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية

14أساسيات Testbench

ما هو Testbenchإنشاء Stimulusالعرض والمراقبةDumpfile وDumpvarsاستخدام مهام النظاممراجعة - Testbench كامل

17UART

عدّاد البتاتآلة الحالاتدرس مشروعتصميم المُرسِلدرس مشروعمنصة الاختباردرس مشروع

3نظام الأعداد

التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد

6الوحدات

هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة

9الكتل الإجرائية

كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial

12مشروع المبدّل

تصميم مبدّل من 2 إلى 1تصميم مبدّل من 4 إلى 1درس مشروعاستخدام عبارة Caseدرس مشروع

15متحكّم إشارات المرور

تعريف الحالاتمنطق آلة الحالاتدرس مشروعتوقيت الانتقالاتدرس مشروعكتابة منصة الاختباردرس مشروعالتحقق من المخرجاتدرس مشروع

تدرّب بنفسك: مترجم Verilog عبر الإنترنت