Recap - ALU Design

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 57 من 90.

التحدي

وحدة ALU (الوحدة الحسابية المنطقية) هي دائرة رقمية تستقبل مدخلين، وتجري عملية عليهما، وتنتج خرجًا واحدًا. وهي تجري عمليات حسابية ومنطقية على مدخلين استنادًا إلى إشارة اختيار. تختار إشارة select عملية واحدة لتنفيذها.

كيفية عملها

select	العملية	الخرج
`2'b00`	الجمع	`a + b`
`2'b01`	الطرح	`a - b`
`2'b10`	AND على مستوى البتات	`a & b`
`2'b11`	OR على مستوى البتات	`a \| b`

أنشئ وحدة ALU بسيطة باستخدام عبارة `case`.

ما يجب فعله:

أنشئ وحدة باسم alu
أضف المدخلات: a (4 بت)، b (4 بت)، select (2 بت)
أضف الخرج: result (4 بت، من النوع reg)
أضف كتلة always @(*)
أضف بداخلها عبارة case (select)
أضف أربع حالات للقيم 2'b00 و2'b01 و2'b10 و2'b11
أضف حالة default لتعيين result = 0
اختم باستخدام endcase وendmodule

جرّب بنفسك

// TODO: أنشئ module alu 

  // TODO: أضف المدخلات (a, b, select)
  
  // TODO: أضف المخرج (result)

  // TODO: أضف كتلة always @(*)
  
  // TODO: أضف case (select)
  
  // TODO: أضف case 2'b00: result = a + b;
  
  // TODO: أضف case 2'b01: result = a - b;
  
  // TODO: أضف case 2'b10: result = a & b;
  
  // TODO: أضف case 2'b11: result = a | b;
  
  // TODO: أضف default: result = 0;
  
  // TODO: أضف endcase

// TODO: أضف endmodule