بوابات AND و OR و NOT

يتناول هذا الدرس بوابات المنطق الثلاث الأكثر أساسية: AND، وOR، وNOT. تشكل هذه البوابات الأساس لتصميم المنطق الرقمي.

بوابة AND

تخرج بوابة AND القيمة 1 فقط عندما تكون جميع المدخلات 1.

جدول الحقيقة (مدخلان):

عنصر البوابة المبدئي (gate primitive) في Verilog:

and(out, a, b);

ما يكافئه باستخدام التعيين المستمر (Continuous assignment):

assign out = a & b;

بوابة OR

تنتج بوابة OR القيمة 1 عندما يكون مدخل واحد على الأقل هو 1.

جدول الحقيقة (مدخلان):

العنصر الأولي للبوابة في Verilog:

or(out, a, b);

ما يعادله بالتعيين المستمر (Continuous assignment):

assign out = a | b;

بوابة NOT

تعمل بوابة NOT على إخراج عكس مدخلها الفردي تمامًا. وتسمى أيضًا inverter.

جدول الحقيقة:

عنصر البوابة المبدئي (gate primitive) في Verilog:

not(out, a);

ما يكافئه في الإسناد المستمر (Continuous assignment):

assign out = ~a;

مدخلات متعددة

يمكن لبوابات AND و OR أن تمتلك أكثر من مدخلين:

and(out, a, b, c);     // AND بـ 3 مدخلات (out = a & b & c)
or(out, x, y, z, w);   // OR بـ 4 مدخلات

بوابات NOT تمتلك دائماً مدخلاً واحداً فقط بالتحديد.

مثال على الكود

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // بوابة AND
  or(or_out, a, b);     // بوابة OR
  not(not_out, a);      // بوابة NOT (عاكس)
endmodule