4 Bit Counter

Часть раздела Основы путешествия по Verilog на Coddy. Урок 84 из 90.

Задание

Создайте 4-битный счётчик, который считает от 0 до 15 и возвращается к 0.

Интерфейс модуля

Порт	Направление	Разрядность	Описание
`clk`	input	1 bit	Тактовый сигнал
`reset`	input	1 bit	Сбросить счётчик в 0
`count`	output	4 bits	Текущее значение счётчика

Таблица истинности

Такт	count
После reset	0
1	1
2	2
...	...
15	15
16	0 (возвращается к началу)

Твоя задача — завершить приведённый ниже модуль.

Что нужно сделать:

При reset установить count в 0
На каждом возрастающем фронте тактового сигнала увеличить count на 1
Когда count достигает 15, следующее увеличение должно вернуть его к 0

Попробуйте сами

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Добавьте always-блок с posedge clk и posedge reset
  // При reset: count <= 0
  // Иначе: count <= count + 1

endmodule

Все уроки раздела Основы

Потренируйтесь самостоятельно: Онлайн-компилятор Verilog