4-разрядный счётчик
Часть раздела Основы путешествия по Verilog на Coddy — урок 84 из 90.
Задание
Создайте 4-битный счётчик, который считает от 0 до 15 и сбрасывается обратно в 0.
Интерфейс модуля
| Порт | Направление | Ширина | Описание |
|---|---|---|---|
clk | input | 1 бит | Тактовый сигнал |
reset | input | 1 бит | Сброс счётчика в 0 |
count | output | 4 бит | Текущее значение счётчика |
Таблица истинности
| Тактовый цикл | count |
|---|---|
| После сброса | 0 |
| 1 | 1 |
| 2 | 2 |
| ... | ... |
| 15 | 15 |
| 16 | 0 (переполнение) |
Ваша задача — завершить модуль ниже.
Что нужно сделать:
- При сигнале
resetустановитеcountв 0 - На каждом переднем фронте тактового импульса увеличивайте
countна 1 - Когда
countдостигает 15, следующее увеличение должно сбрасывать значение в 0
Попробуйте сами
module counter (
input clk,
input reset,
output reg [3:0] count
);
// TODO: Добавить always-блок с posedge clk и posedge reset
// При reset: count <= 0
// Иначе: count <= count + 1
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial