Конечный автомат
Часть раздела Основы путешествия по Verilog на Coddy. Урок 88 из 90.
Задание
Конечный автомат — это схема, которая может находиться в одном из нескольких состояний. Для UART у нас есть отдельные состояния для каждого бита: idle, start, биты данных от 0 до 7 и stop. Счётчик битов (cnt) сообщает нам, в каком состоянии мы находимся. На основе значения cnt мы решаем, какое значение отправить по линии tx.
У тебя уже есть счётчик битов из предыдущего урока. Тебе нужно изменить его так, чтобы он работал как передатчик UART.
Значения битов для отправки (для буквы 'A')
| cnt | значение tx |
|---|---|
| 0 | 1 |
| 1 | 0 |
| 2 | 1 |
| 3 | 0 |
| 4 | 0 |
| 5 | 0 |
| 6 | 0 |
| 7 | 0 |
| 8 | 1 |
| 9 | 0 |
| 10 | 1 |
Что нужно сделать
- Добавь вход с именем
start - Добавь выходной регистр с именем
tx - В блоке
initialустановиtx = 1(в состоянии idle высокий уровень) - Измени логику счётчика:
- Когда
cnt == 0иstart == 1, установиcnt <= 1(начать передачу) - Когда значение
cntнаходится между 1 и 9, увеличивай его:cnt <= cnt + 1 - Когда
cnt == 10, сбрось его в0
- Когда
Попробуйте сами
module uart_tx (
input clk,
output reg [3:0] cnt
);
initial begin
cnt = 0;
end
always @(posedge clk) begin
cnt <= cnt + 1;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog