Написание Testbench

Часть раздела Основы путешествия по Verilog на Coddy — урок 45 из 90.

Задание

Теперь нам нужно проверить, правильно ли работает полусумматор. Добавьте тестовый код внутрь блока initial.

Важно: Перед добавлением теста вы должны изменить порты модуля, чтобы тест мог работать правильно.

Что нужно сделать:

Шаг 1: Измените объявления портов

Измените input a, b на reg a, b (используйте точку с запятой)
Измените output sum, carry на wire sum, carry (используйте точку с запятой)
Полностью удалите порты модуля (у модуля не должно быть ( ))

Шаг 2: Добавьте тестовый код

Добавьте блок initial begin
Внутри блока добавьте:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Добавьте $finish; для завершения теста
Добавьте end, чтобы закрыть блок initial

Попробуйте сами

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Все уроки раздела Основы

1Введение

Что такое Verilog Hardware против Software Уровни абстракции проектирования Ваш первый модуль Комментарии

4Операторы. Часть 1

Арифметические операторы Оператор остатка от деления Операторы сравнения Повторение: простая математика Побитовые операторы

7Оператор Assign и логические вентили

Непрерывное присваивание Assign с операторами Встроенные примитивы вентилей Вентили AND, OR, NOT Вентили XOR, XNOR Итоги: Схемы на логических вентилях

10Принятие решений

Оператор if Конструкция if - else Повторение: простой компаратор Оператор case Операторы casex и casez Повторение: проектирование ALU

13Тайминг и задержки

Что такое задержки Задержки вентилей Задержки в присваиваниях Директива Timescale Генерация тактового сигнала Итоги — управление таймингом

16Финальные испытания

4-разрядный счётчик Проектирование дешифратора Сдвиговый регистр

2Типы данных

Тип Wire Тип Reg Integer и Real Векторы Массивы Параметры Итоги — объявление сигналов

5Операторы. Часть 2

Логические операторы Операторы редукции Операторы сдвига Оператор конкатенации Условный оператор Повторение — Испытание по операторам

8Проект полусумматора

Написание модуля Проектирование логики

Написание Testbench Урок-проект

11Циклы

Цикл For Цикл While Цикл Repeat Цикл Forever Инструкция Disable Повторение: Паттерны циклов

14Основы Testbench

Что такое Testbench Создание стимулов Display и Monitor Dumpfile и Dumpvars Использование системных задач Итоги: полный Testbench

17UART

Счетчик битов Конечный автомат

Проектирование передатчика

Testbench

3Системы счисления

Двоичное представление Числа с заданным размером Числа без заданного размера Отрицательные числа Специальные значения X и Z Итоги — форматы чисел

6Модули

Структура модуля Входные и выходные порты Порты Inout Инстанцирование модуля Подключение портов по имени Подключение портов по порядку Итоги: создание модуля

9Процедурные блоки

Блок always Блок initial Список чувствительности Блокирующее присваивание Неблокирующее присваивание Итоги: always против initial

12Проект: Мультиплексор

Проектирование мультиплексора 2 в 1 Проектирование мультиплексора 4 в 1

Использование оператора Case

15Контроллер светофора

Определение состояний Логика конечного автомата

Настройка времени переходов

Написание Testbench

Проверка выходных сигналов