Writing The Testbench

Часть раздела Основы путешествия по Verilog на Coddy. Урок 45 из 90.

Задание

Теперь нам нужно проверить, правильно ли работает half adder. Добавьте тестовый код внутрь блока initial.

Важно: Перед добавлением теста необходимо изменить порты module, чтобы тест работал правильно.

Что нужно сделать:

Шаг 1: Измените объявления портов

Измените input a, b на reg a, b (используйте точку с запятой)
Измените output sum, carry на wire sum, carry (используйте точку с запятой)
Полностью удалите порты module (у module не должно быть ( ))

Шаг 2: Добавьте тестовый код

Добавьте блок initial begin
Внутри блока добавьте:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Добавьте $finish;, чтобы завершить тест
Добавьте end, чтобы закрыть блок initial

Попробуйте сами

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Все уроки раздела Основы

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench Урок-проект

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Потренируйтесь самостоятельно: Онлайн-компилятор Verilog