Recap - Simple Comparator

Часть раздела Основы путешествия по Verilog на Coddy. Урок 54 из 90.

Задание

2-битный компаратор — это схема, которая сравнивает два 2-битных двоичных числа и определяет, является ли одно из них больше, меньше или равно другому.

Что нужно сделать:

Создай 2-битный компаратор, используя конструкции if-else.

Как это работает:

Когда a > b, greater должно быть равно 1, а less и equal — 0
Когда a < b, less должно быть равно 1, а greater и equal — 0
Когда a == b, equal должно быть равно 1, а greater и less — 0

Попробуйте сами

module comparator (
  input [1:0] a,
  input [1:0] b,
  output reg greater,
  output reg less,
  output reg equal
);
  
  always @(*) begin
    // TODO: Добавьте операторы if-else для сравнения a и b
    // Установите greater = 1, если a > b
    // Установите less = 1, если a < b
    // Установите equal = 1, если a == b
  end
  
endmodule