Повторение — простой компаратор
Часть раздела Основы путешествия по Verilog на Coddy. Урок 54 из 90.
Задание
2-битный компаратор — это схема, которая сравнивает два 2-битных двоичных числа и определяет, является ли одно из них больше, меньше или равно другому.
Что нужно сделать:
Создай 2-битный компаратор, используя конструкции if-else.
Как это работает:
- Когда
a > b,greaterдолжно быть равно 1, аlessиequal— 0 - Когда
a < b,lessдолжно быть равно 1, аgreaterиequal— 0 - Когда
a == b,equalдолжно быть равно 1, аgreaterиless— 0
Попробуйте сами
module comparator (
input [1:0] a,
input [1:0] b,
output reg greater,
output reg less,
output reg equal
);
always @(*) begin
// TODO: Добавьте операторы if-else для сравнения a и b
// Установите greater = 1, если a > b
// Установите less = 1, если a < b
// Установите equal = 1, если a == b
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog