Concatenation Operator
Часть раздела Основы путешествия по Verilog на Coddy. Урок 27 из 90.
Оператор конкатенации { } объединяет несколько сигналов, constants или выражений в один более крупный вектор. Он используется всякий раз, когда нужно объединить биты, чтобы сформировать значения большей разрядности.
Какие значения работают с конкатенацией
Можно объединять:
- Wires и regs: любой сигнал
- Constants: числа, например
4'b1010или8'hFF
- Выражения: результаты таких операций, как
a + b - Повторения: повторение значения несколько раз
Все объединяемые значения должны иметь фиксированную, известную разрядность.
Базовый синтаксис: {value1, value2, value3, ...} Разрядность результата равна сумме всех отдельных разрядностей.
Примеры
Объединение двух 4-битных значений в 8 бит:
reg [3:0] high, low;
reg [7:0] word;
word = {high, low}; // high становится верхними 4 битами, low становится нижними 4Объединение с константами:
data = {4'b1010, 4'b0000}; // 8'b10100000Combine больше чем two:
full = {a, b, c, d}; // Все ширины складываютсяРепликация
Вы можете повторить значение несколько раз, используя {n{value}}:
repeated = {4{4'b1010}}; // 16'b1010101010101010 (repeat 4 times)Это полезно для расширения знака:
signed_8bit = {{4{sign_bit}}, value_4bit};Пример кода
module concatenation_demo;
reg [3:0] upper, lower;
reg [7:0] combined;
reg [11:0] repeated;
initial begin
upper = 4'b1010;
lower = 4'b1100;
combined = {upper, lower}; // 10101100
repeated = {3{4'b1010}}; // 101010101010
$display("{upper, lower} = %b", combined);
$display("{3{4'b1010}} = %b", repeated);
$finish;
end
endmoduleВывод:
{upper, lower} = 10101100
{3{4'b1010}} = 101010101010Важные замечания
- Порядок имеет значение:
{a, b}отличается от{b, a} - Все части должны иметь фиксированную разрядность (числа без указанной разрядности не допускаются)
- Конкатенацию можно использовать как в левой, так и в правой части присваиваний
Задание
Напишите правильные выражения конкатенации для каждой задачи.
Что нужно сделать:
- Combine
aиbв 8-битный result и сохраните его вcombine1 - Combine
c,dиeв 12-битный result и сохраните его вcombine2 - Combine
fи two копииgв 12-битный result и сохраните его вcombine3
Попробуйте сами
module concatenation_challenge;
reg [3:0] a, b;
reg [3:0] c, d, e;
reg [3:0] f, g;
reg [7:0] combine1;
reg [11:0] combine2, combine3;
initial begin
a = 4'b1010;
b = 4'b0101;
c = 4'b1111;
d = 4'b0000;
e = 4'b1100;
f = 4'b1001;
g = 4'b0110;
combine1 = ______; // Combine a and b into an 8-bit result
combine2 = ______; // Combine c, d, and e into a 12-bit result
combine3 = ______; // Combine f and two copies of g into a 12-bit result
$display("{a, b} = %b", combine1);
$display("{c, d, e} = %b", combine2);
$display("{f, g, g} = %b", combine3);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog