If Statement

Инструкция if — это блок принятия решений, который выполняет код только когда условие истинно. Инструкция if проверяет условие.

Если condition имеет значение true (1), код внутри executes. Если condition имеет значение false (0), код пропускается.

Синтаксис:

if (condition) begin
  // Код выполняется, когда condition истинно
end

Простой пример

if (reset) begin
  count = 0;
end

В этом примере:

• begin и end используются для обозначения начала и конца блока кода

• Если reset равно 1 (истина), код внутри begin и end выполняется → count становится равным 0
• Если reset равно 0 (ложь), код внутри пропускается → ничего не происходит

begin и end работают подобно фигурным скобкам { } в других языках программирования. Они группируют операторы, чтобы Verilog знал, какой код относится к условию if. Хотя здесь присутствует только один оператор, использование begin и end всё равно является хорошей практикой для единообразия.

Оператор if в блоке always

always @(posedge clk) begin
  if (reset)
    count <= 0;
end

Примечание: для одного оператора begin и end необязательны. Например, в приведённом выше блоке always после if не нужны begin/end, поскольку он содержит только один оператор.

Условие может быть любым выражением

if (a > b) begin
  max = a;
end

if (a && b) begin
  out = 1;
end

if (data == 8'hFF) begin
  match = 1;
end

Важные правила