Проектирование логики
Часть раздела Основы путешествия по Verilog на Coddy. Урок 44 из 90.
Задание
Проектирование логики означает определение уравнений, необходимых схеме, на основе таблицы истинности.
Таблица истинности:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Шаг 2: Найдите закономерность для sum
- sum = 1, когда a=0,b=1 или a=1,b=0
- sum = 1, когда a и b различаются
- Различие = XOR →
sum = a ^ b
Шаг 3: Найдите закономерность для carry
- carry = 1 только когда a=1 и b=1
- Оба = AND →
carry = a & b
Шаг 4: Запишите уравнения
sum = a ^ b
carry = a & b
Что нужно сделать:
Твоя задача — добавить недостающие логические уравнения внутрь module.
1. Добавь оператор assign для sum (a XOR b)
2. Добавь оператор assign для carry (a AND b)
Попробуйте сами
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog