Designing The Logic
Часть раздела Основы путешествия по Verilog на Coddy. Урок 44 из 90.
Задание
Проектирование логики означает определение уравнений, необходимых схеме, на основе таблицы истинности.
Таблица истинности:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Шаг 2: Найдите закономерность для sum
- sum = 1, когда a=0,b=1 или a=1,b=0
- sum = 1, когда a и b различаются
- Различие = XOR →
sum = a ^ b
Шаг 3: Найдите закономерность для carry
- carry = 1 только когда a=1 и b=1
- Оба = AND →
carry = a & b
Шаг 4: Запишите уравнения
sum = a ^ b
carry = a & b
Что нужно сделать:
Твоя задача — добавить недостающие логические уравнения внутрь module.
1. Добавь оператор assign для sum (a XOR b)
2. Добавь оператор assign для carry (a AND b)
Попробуйте сами
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputПотренируйтесь самостоятельно: Онлайн-компилятор Verilog