Итоги: Схемы на логических вентилях
Часть раздела Основы путешествия по Verilog на Coddy — урок 42 из 90.
Задание
Это задание объединяет всё, что вы узнали в этой главе о примитивах вентилей. Вы построите схему, используя несколько вентилей.
Что нужно сделать:
Создайте схему со следующими параметрами:
- Входы:
a,b,c - Выходы:
out1,out2,out3
Логика:
out1=a AND bout2=b OR cout3=a XOR c
Используйте примитивы вентилей (and, or, xor) для создания этих выходов.
Попробуйте сами
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: Добавить вентиль AND для out1 (a & b)
// TODO: Добавить вентиль OR для out2 (b | c)
// TODO: Добавить вентиль XOR для out3 (a ^ c)
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial