Recap - Timing Control

Часть раздела Основы путешествия по Verilog на Coddy. Урок 72 из 90.

Задание

Это задание проверяет твоё понимание задержек, gate delay, assignment delay, timescale и генерации clock.

Что нужно сделать:

Add директиву timescale с 1ns / 1ps
Generate clock, который toggles every 5 time units
Add вентиль AND с задержкой gate в 3 time units
Используй assignment delay, чтобы assign a к b after 2 time units (Read a немедленно)

Попробуйте сами

// TODO: Добавить директиву timescale (1ns / 1ps)


module timing_challenge;
  reg clk;
  reg a, b;
  wire out;
  
  initial begin
    clk = 0;
  end
  
  // TODO: Сгенерировать тактовый сигнал, который переключается каждые 5 единиц времени
  
  
  // TODO: Добавить вентиль AND с задержкой 3 единицы времени (входы a, b, выход out)
  
  
  initial begin
    $monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
    
    a = 1;
    
    // TODO: Использовать задержку присваивания, чтобы присвоить a в b через 2 единицы времени
    // Прочитать a сейчас, присвоить b через 2 единицы времени
    
    
    #20;
    $finish;
  end
endmodule

Все уроки раздела Основы

Потренируйтесь самостоятельно: Онлайн-компилятор Verilog