Итоги — управление таймингом
Часть раздела Основы путешествия по Verilog на Coddy — урок 72 из 90.
Задание
Этот челлендж проверяет ваше понимание задержек, задержек вентилей, задержек присваивания, timescale и генерации тактового сигнала.
Что нужно сделать:
- Добавьте директиву
timescaleс1ns / 1ps - Сгенерируйте тактовый сигнал, который переключается каждые 5 единиц времени
- Добавьте вентиль AND с задержкой вентиля в 3 единицы времени
- Используйте задержку присваивания, чтобы присвоить
aпеременнойbчерез 2 единицы времени (считайтеaнемедленно)
Попробуйте сами
// TODO: Добавить директиву timescale (1ns / 1ps)
module timing_challenge;
reg clk;
reg a, b;
wire out;
initial begin
clk = 0;
end
// TODO: Сгенерировать тактовый сигнал, переключающийся каждые 5 единиц времени
// TODO: Добавить логический элемент И (AND) с задержкой в 3 единицы времени (входы a, b, выход out)
initial begin
$monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
a = 1;
// TODO: Использовать задержку присваивания, чтобы присвоить значение a переменной b через 2 единицы времени
// Прочитать a сейчас, присвоить b через 2 единицы времени
#20;
$finish;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU13Тайминг и задержки
Что такое задержкиЗадержки вентилейЗадержки в присваиванияхДиректива TimescaleГенерация тактового сигналаИтоги — управление таймингом5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial