Recap - Operator Challenge

Часть раздела Основы путешествия по Verilog на Coddy. Урок 29 из 90.

Задание

Завершите код, записав правильные выражения для каждой задачи. В этом испытании рассматриваются all операторы из этой главы.

Что нужно сделать:

Logical: Проверьте, являются ли both value1 и value2 ненулевыми, и сохраните результат в logic_out
Reduction: Проверьте, равны ли все bits vector 1, и сохраните результат в reduction_out
Shift: Сдвиньте data влево на 2 bits и сохраните результат в shift_out
Concatenation: Объедините high и low into 8-битное значение и сохраните результат в concat_out
Conditional: Сохраните larger из `a` и `b` в cond_out

Попробуйте сами

module operator_challenge;
  reg [3:0] value1, value2;
  reg logic_out;
  
  reg [3:0] vector;
  reg reduction_out;
  
  reg [7:0] data;
  reg [7:0] shift_out;
  
  reg [3:0] high, low;
  reg [7:0] concat_out;
  
  reg [3:0] a, b;
  reg [3:0] cond_out;
  
  initial begin
    // Логический
    value1 = 4'd6;
    value2 = 4'd0;
    logic_out = ______;   // Проверить, являются ли оба value1 и value2 ненулевыми
    
    // Редукция
    vector = 4'b1111;
    reduction_out = ______;   // Check if all bits of vector are 1
    
    // Shift
    data = 8'b00001111;
    shift_out = ______;   // Сдвинуть data влево на 2 бита
    
    // Конкатенация
    high = 4'b1010;
    low = 4'b1100;
    concat_out = ______;   // Объединить high и low в 8-битное значение
    
    // Условный
    a = 4'd7;
    b = 4'd12;
    cond_out = ______;   // Сохранить большее из `a` и `b`
    
    $display("6 && 0 = %d", logic_out);
    $display("&4'b1111 = %d", reduction_out);
    $display("00001111 << 2 = %b", shift_out);
    $display("{1010, 1100} = %b", concat_out);
    $display("max(7, 12) = %d", cond_out);
    $finish;
  end
endmodule