Bitwise Operators
Часть раздела Основы путешествия по Verilog на Coddy. Урок 23 из 90.
Побитовые операторы выполняют операции над каждым отдельным битом числа. В отличие от арифметических операторов (+, -, *, /), которые рассматривают числа как целые значения, побитовые операторы работают побитно.
Доступные побитовые операторы
| Оператор | Операция | Что он делает |
|---|---|---|
& | AND | Выходной бит равен 1, только если оба входных бита равны 1 |
| | OR | Выходной бит равен 1, если как минимум один входной бит равен 1 |
^ | XOR | Выходной бит равен 1, если входные биты различаются |
~ | NOT | Инвертирует все биты (0 становится 1, 1 становится 0) |
Когда вы используете поразрядные операторы, Verilog обрабатывает числа как двоичные.
reg [3:0] a, b;
a = 4'd10; // Decimal 10 = binary 1010
b = 4'd12; // Десятичное 12 = двоичное 1100
c = a & b; // Работает так же, как при использовании двоичного напрямуюВы можете записывать числа в десятичной, шестнадцатеричной или двоичной системе: Verilog преобразует их в двоичный вид для побитовых операций.
Как работают побитовые операции
Каждый оператор работает с парами битов (или с отдельными битами для NOT):
Пример с 4-битными числами:
a = 1010 (binary)
b = 1100 (binary)
AND: a & b = 1000
(1&1=1, 0&1=0, 1&0=0, 0&0=0)
OR: a | b = 1110
(1|1=1, 0|1=1, 1|0=1, 0|0=0)
XOR: a ^ b = 0110
(1^1=0, 0^1=1, 1^0=1, 0^0=0)
NOT: ~a = 0101
(~1=0, ~0=1, ~1=0, ~0=1)Пример кода
module bitwise_demo;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1010;
b = 4'b1100;
and_res = a & b; // 1010 & 1100 = 1000
or_res = a | b; // 1010 | 1100 = 1110
xor_res = a ^ b; // 1010 ^ 1100 = 0110
not_res = ~a; // ~1010 = 0101
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleВывод:
a = 1010
b = 1100
a & b = 1000
a | b = 1110
a ^ b = 0110
~a = 0101Задание
Вычислите побитовые результаты для заданных значений.
Что нужно сделать:
- Вычислите
a & bи сохраните результат вand_res - Вычислите
a | bи сохраните результат вor_res - Вычислите
a ^ bи сохраните результат вxor_res - Вычислите
~aи сохраните результат вnot_res
Попробуйте сами
module bitwise_challenge;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1101;
b = 4'b1011;
and_res = ______; // a & b
or_res = ______; // a | b
xor_res = ______; // a ^ b
not_res = ______; // ~a
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog