Написание модуля
Часть раздела Основы путешествия по Verilog на Coddy — урок 43 из 90.
Задание
Полусумматор — это схема, которая складывает два одиночных бита и сообщает вам:
- sum — результат (0 или 1)
- carry — есть ли переполнение (1, когда оба входа равны 1)
Пример
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | нет переполнения |
| 0 | 1 | 1 | нет переполнения |
| 1 | 0 | 1 | нет переполнения |
| 1 | 1 | 0 | переполнение (carry = 1) |
Когда вы складываете 1 + 1 в двоичной системе, результат равен 0 с переносом 1 (точно так же, как 5 + 5 = 0 с переносом 1 в десятичной системе).
Прежде чем мы добавим логику, нам нужно создать контейнер модуля — пустую оболочку, в которой будет находиться наша схема полусумматора.
Для полусумматора задачи следующие:
- Создайте модуль с именем
half_adder - Добавьте два входа:
aиb - Добавьте два выхода:
sumиcarry
Попробуйте сами
// Задача 1: Создайте модуль с именем half_adder
// Задача 2: Добавьте два входа: a и b
// Задача 3: Добавьте два выхода: sum и carry
// Логика будет добавлена позже
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial