Writing The Module
Часть раздела Основы путешествия по Verilog на Coddy. Урок 43 из 90.
Задание
Полусумматор — это схема, которая складывает два однобитных значения и сообщает вам:
- sum: результат (0 или 1)
- carry: есть ли переполнение (1, когда оба входа равны 1)
Пример
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | нет переполнения |
| 0 | 1 | 1 | нет переполнения |
| 1 | 0 | 1 | нет переполнения |
| 1 | 1 | 0 | переполнение (carry = 1) |
Когда вы складываете 1 + 1 в двоичной системе, результат равен 0 с переносом 1 (точно так же, как 5 + 5 = 0 с переносом 1 в десятичной системе).
Прежде чем добавить логику, нам нужно создать контейнер модуля: пустую оболочку, которая будет содержать нашу схему полусумматора.
Для полусумматора нужно выполнить следующие задачи:
- Создать модуль с именем
half_adder - Добавить два входа:
aиb - Добавить два выхода:
sumиcarry
Попробуйте сами
// Задача 1: Создайте модуль с именем half_adder
// Задача 2: Добавьте два входа: a и b
// Задача 3: Добавьте два выхода: sum и carry
// Логика будет добавлена позже
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputПотренируйтесь самостоятельно: Онлайн-компилятор Verilog