Ваш первый модуль

Часть раздела Основы путешествия по Verilog на Coddy. Урок 3 из 90.

Модуль — это основной строительный блок в Verilog. Каждая часть кода Verilog находится внутри module.

Представь module как компонент, у которого есть:

inputs (входящие сигналы)
outputs (исходящие сигналы)
Behavior (то, что он делает)

Синтаксис модуля

module module_name ( inputs, outputs );

  // Всё внутри здесь

endmodule

Каждый модуль начинается с module и заканчивается endmodule.

Входы и выходы

module and_gate(
  input a,     // a входит В модуль
  input b,     // b входит В модуль
  output c     // c выходит ИЗ модуля
);

  // Поведение идёт здесь

endmodule

input = сигнал входит в модуль
output = сигнал выходит из модуля

Добавление Behavior

Теперь мы заставим module что-то делать:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c равен 1 только когда a AND b равны 1

endmodule

assign непрерывно соединяет правую сторону с левой
& означает AND в Verilog

Задание

В этом задании вам нужно создать простой module, выполняющий операцию OR.

Что нужно сделать:

module должен называться or_gate
У него должен быть input с именем x
У него должен быть input с именем y
У него должен быть output с именем z
Inside module используйте assign, чтобы сделать z равным x OR y

header module и его три ports уже находятся в редакторе. Вам нужно добавить строку — оператор assign внутри module.

Примечание: в Verilog OR записывается с помощью символа вертикальной черты |. Он выдаёт 1 (истина), если как минимум один из inputs равен 1 (истина).

Попробуйте сами

// Заголовок модуля и его порты уже написаны для вас
module or_gate(
  input x,
  input y,
  output z
);

  // Ваша очередь: используйте assign, чтобы присвоить z значение x OR y
  // В Verilog оператор OR записывается как |

endmodule