Ваш первый модуль
Часть раздела Основы путешествия по Verilog на Coddy. Урок 3 из 90.
Модуль — это основной строительный блок в Verilog. Каждая часть кода Verilog находится внутри module.
Представь module как компонент, у которого есть:
- inputs (входящие сигналы)
- outputs (исходящие сигналы)
- Behavior (то, что он делает)
Синтаксис модуля
module module_name ( inputs, outputs );
// Всё внутри здесь
endmoduleКаждый модуль начинается с module и заканчивается endmodule.
Входы и выходы
module and_gate(
input a, // a входит В модуль
input b, // b входит В модуль
output c // c выходит ИЗ модуля
);
// Поведение идёт здесь
endmodule- input = сигнал входит в модуль
- output = сигнал выходит из модуля
Добавление Behavior
Теперь мы заставим module что-то делать:
module and_gate(
input a,
input b,
output c
);
assign c = a & b; // c равен 1 только когда a AND b равны 1
endmoduleassignнепрерывно соединяет правую сторону с левой&означает AND в Verilog
Задание
В этом задании вам нужно создать простой module, выполняющий операцию OR.
Что нужно сделать:
- module должен называться
or_gate - У него должен быть input с именем
x - У него должен быть input с именем
y - У него должен быть output с именем
z - Inside module используйте
assign, чтобы сделатьzравнымx OR y
header module и его три ports уже находятся в редакторе. Вам нужно добавить строку — оператор assign внутри module.
Примечание: в Verilog OR записывается с помощью символа вертикальной черты |. Он выдаёт 1 (истина), если как минимум один из inputs равен 1 (истина).
Попробуйте сами
// Заголовок модуля и его порты уже написаны для вас
module or_gate(
input x,
input y,
output z
);
// Ваша очередь: используйте assign, чтобы присвоить z значение x OR y
// В Verilog оператор OR записывается как |
endmodule
Проверьте себяВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog