Сдвиговый регистр
Часть раздела Основы путешествия по Verilog на Coddy — урок 86 из 90.
Задание
Сдвиговый регистр (shift register) сдвигает данные слева направо на каждом фронте тактового сигнала. Каждый бит перемещается в следующую позицию.
Как работает 4-битный сдвиговый регистр
Initial: q0=0, q1=0, q2=0, q3=0
Clock 1: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Clock 2: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2Через 4 тактовых цикла первый входной бит достигает q3.
Интерфейс модуля
| Порт | Направление | Ширина | Описание |
|---|---|---|---|
clk | input | 1 бит | Тактовый сигнал |
reset | input | 1 бит | Сброс всех выходов в 0 |
d | input | 1 бит | Вход данных |
q0 | output | 1 бит | Выход первого триггера |
q1 | output | 1 бит | Выход второго триггера |
q2 | output | 1 бит | Выход третьего триггера |
q3 | output | 1 бит | Выход четвертого триггера |
Ваша задача — дописать модуль ниже.
Что нужно сделать:
- По сигналу
resetустановите все выходы в 0 - На каждом переднем фронте тактового сигнала сдвигайте данные слева направо:
q0получает значениеdq1получает старое значениеq0q2получает старое значениеq1q3получает старое значениеq2
Попробуйте сами
module shift_register (
input clk,
input reset,
input d,
output reg q0,
output reg q1,
output reg q2,
output reg q3
);
// TODO: Добавьте always @(posedge clk or posedge reset)
// При сбросе (reset): q0<=0, q1<=0, q2<=0, q3<=0
// Иначе: сдвиг данных: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2
endmodule
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial